【正文】 一列的進位輸入。 圖 一個 N 位加法器 串行進位加法器的結(jié)構(gòu)易于連接相鄰的電路，正是由于這一特點，使這個設(shè)計的速度較慢。只有在此時，全加器輸出字的結(jié)果才有效。因此，它的延遲非?？捎^，這對速度要求比較高的器件顯然達不到要求。 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 6 圖 4 位串行進位加法器 進位選擇加法器 進位選擇加法器又稱為 CSA 加法器，其主要思想即將前一級的進位先假定為或者0，之后分別計算出一個結(jié)果，然后再用前一級的進位來選擇得到相應(yīng)的結(jié)果，這樣后級的計算就不用等候前一級的進位，而是和前級的計算并行進行，之后再做一個選擇，從而達到快速運算的目的 ， 當(dāng)然所付出的代價是它要增加加法器和 MUX 以及相應(yīng)的互聯(lián)線，犧牲一定的面積和功耗。進位選擇加法器也可以采用多層構(gòu)成，但硬件成本會相應(yīng)增加。 這種思想方法在高速算術(shù)運算中得到了廣泛的應(yīng)用，如迭代式乘法器和除法器運算中運算結(jié)果從有符號數(shù)字記數(shù)法形式轉(zhuǎn)換成無符號數(shù)字記數(shù)法的傳遞中轉(zhuǎn)換算法以及通過選擇實現(xiàn)舍入等等。由于加法器構(gòu)造過程中，每向后一級，加法器位寬都會拓寬其兩個子加法器位寬之和，因而這兩個選擇信號的扇出負(fù)載也會逐級提高，因而各個多路選擇器（ MUX）的數(shù)據(jù)選 取速度也會逐級降低。對 4 位加法器的情形，這一概念顯示在圖 （ a）中。進位旁路電路包括兩個邏輯門。AND 門的輸出與 進行 OR 操作以產(chǎn)生這一級的輸出： （ ） 如圖 所示 , 表示 i 至 i+3 這一組的塊傳播信號。如果當(dāng)進位輸入位 時， ，那么這一組的進位輸入就自動的送入加法器的下一組。圖 (b)為 k 位一組時的一般情況。已經(jīng)證明，使一個 n 位加法器延時最小的最優(yōu)旁路的尺寸可以估計為： （ ） 進位旁路電路還可以嵌套以構(gòu)成多層次的電路。雖然我們通常把第三個輸入與進位輸入聯(lián)系起來，但它同樣也能作為一 圖 進位保留加法器符號 個 “ 普通 ” 值 [7]。 “ 進位保留 ” 這個名字來自如下事實，即先保留進位輸出字而不是立即用它來計算最終的和。由于這一設(shè)計自動避免了在進位輸出位中的延時，因此一個進位保留加法器鏈比起用標(biāo)準(zhǔn)加法器或者用時鐘控制的同步電路周期性的操作要快。對于多位加法器而言，每一位的相加結(jié)果都必須等到低一位的進位產(chǎn)生以后才能建立起來，那么這種加法器的缺點也是顯而易見的 [8]。對串行進位加法器研究可得，運算的延遲主要是由于進位的延遲引起的，為了提高運算速度，必須盡量減小由于進位信號逐級傳遞所耗費的時間。根據(jù)上述原理，如果通過邏輯電路事先得出加到每一位全加器上的進位輸入信號，而不是從最低位開始逐位傳遞進位信號，就可以有效地提高運算速度，節(jié)省運算時間。超前進位鏈能夠有效減少進位的延遲，它由進位門產(chǎn)生進位，各進位彼此獨立，不依賴于進位傳播。既然進位已經(jīng)解決，則加法器的值 也不存在問題。則 () () 令： () () 則： (5) 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 9 只要 ，就會產(chǎn)生向 i+1 位的進位，稱 g 為進位產(chǎn)生函數(shù)；同樣，只要，就會把 傳遞到 i+1 位，所以稱 p 為進位傳遞函數(shù)。一旦進位 ( ~ )算出以后，和也就可由式 ()得出。產(chǎn)生 和 需要一級門延遲，需要兩級， 需要兩級，總共需要五級門延遲。 （ 2） CLA 的組成 直接使用式（ ）形成的電路是不規(guī)則的，并且需要長線驅(qū)動，需要大驅(qū)動信號和大扇入門。我們可以改進超前進位電路，使其具有規(guī)則性。其中加法器單元和進位輔助電路一起構(gòu)成完整的底層 CLA 模塊。當(dāng)級聯(lián)數(shù)較大，底層 CLA 模塊間進位延遲時間太長，可以將 l2 個底層 CLA 模塊與組位數(shù)為 l2 的超前進位單元 LAC 一起組成二層CLA 模塊。二層 CLA 模塊亦可直接級聯(lián)成二層 CLA，如圖 所示。 圖 2. 8 CLA 結(jié)構(gòu) （ 3） CLA 底層模塊 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 10 對于 n 位加法器，假設(shè) n=2k，其中 k 為整數(shù)。它用 “產(chǎn)生 ”和 “傳播 ”位來產(chǎn)生通常的進位輸出位 ， ，和 ，但同時也計算出塊產(chǎn)生信號 G 和塊傳播信號 P 它們代表了 i 至 i+3 這一組的整體特性并且能夠送到加法器的更高位部分。 （ 4）超前進位單元 LAC（ Look Ahead Carry） 以 12=4， k2=0 的 LAC 單元為例，由（ ），（ ），（ ）式可得： 圖 16 位 LAC 邏輯圖 （ ） （ ） （ ） 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 13 （ ） （ ） 由式（ ），（ ）和（ ）可得超前進位單元 LAC 的邏輯電路圖，見圖 LAC 與底層模塊相比，無加法器單元而與進位輔助單元邏輯上基本相同。超前進位加法器（ CLA）設(shè)計用來克服由于進位影響引起的時間滯后。超前進位加法器是由加法器單元、進位輔助電路和超前進位單元（ LAC） 3 種單元電路組成，其中加法器單元和進位輔助電路一起構(gòu)成完整的底層 CLA 模塊，而超前進位單元級聯(lián)可組成二層 LAC 模塊。 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 14 3. 超前進位加法器設(shè)計及仿真 超前進位加法器電路仿真實驗環(huán)境 本文采用數(shù)字設(shè)計方法進行加法器電路設(shè)計，仿真的軟件平臺采用 Tanner Research公司的 tanner tools Pro EDA 工具，基于 Tspice 仿真器， WEdit 波形觀察器查看波形，進行了超前進位加法器的仿真，驗證超前進位加法器的各種性能。前端設(shè)計工具包括：電路設(shè)計工具（ SEdit）、仿真驗證工具（ TSpice）、波形分析工具（ W Edit）；物理版圖設(shè)計工具包括： LEdit 版圖編輯器（ LEdit Layout Editor）、 LEdit 交互式 DRC 驗證工具（ LEdit InteractiveDRC）、電路驅(qū)動版圖工具（ Schematic Driven Layout）、 LEdit 標(biāo)準(zhǔn)單元布局布線工具（ LEdit Standard Place and Route）和器件自動生成工具（ Device Generators）；驗證工具包括：設(shè)計規(guī)則驗證工具（ LEdit Standard DRC）、版圖與電路圖一致性檢查工具（ LEdit LVS）、提取工具（ LEdit Spice Netlist Extraction）、節(jié)點高亮工具（ LEdit Node Highlighting）等。 超前進位加法器電路仿真電路圖及仿真結(jié)果 本文采用先部分后整體的原則，依次畫出 2 位超前進位加法器的各個小單元器件，如反相器、與或門及異或門，當(dāng)每個小單元器件都繪制完成后，再進行 2 位超前進位加法器的拼接。 （ 1）反相器的晶體管電路及仿真。 2）選擇 File→Save As 命令打開 “ 另存為 ” 對話框，在 “ 文件名 ” 文本框中輸入新文件名反相器。再選取Setup→Colors 命令，打開 Color 將各顏色設(shè)置成圖 所示的狀態(tài)。 5）從組件庫引用模塊：從元件庫中選擇 NMOS、 PMOS、 Vdd 和 GND 這 4 個模塊到反相器文件 。選擇輸入端口按鈕，再到工作區(qū)用鼠標(biāo)選擇要連接的端點，打開 Edit Selected Port 對話框，在 Name 文本框輸入 A，單擊 OK 按鈕。 8）輸出成 Spice 文件：選擇 File→Export 命令輸入，程序會自動輸出成 Spice 文件并打開 TSpice 與轉(zhuǎn)出文件，如圖 （ c）。 10）設(shè)定參數(shù)值：選擇 Edit→Insert Command 命令，在出現(xiàn)的對話框中的列表框選擇 Settings選項并選擇 Parameters選項，在 Parameter name文本框中輸入 “ 1” ，在 Parameter value 文本框中輸入 “ ” 。 11） Vdd 電壓值的設(shè)定：選擇 Edit→Insert Command 命令 ，在出現(xiàn)的對話框中的列表框選擇 Voltage Source 選項并選擇 Constant 選項，在對話框的 Voltage Source name 文本框中輸入 “ vvdd” ，在 Positive terminal 文本框中輸入 “ Vdd” ，在 Negative terminal 文本框中輸入 “ GND” ，在 DC Value 文本框中輸入 “ 5” ，再單擊 Insert Command 按鈕，如圖 （ c）。 13)分析設(shè)定：選擇 Edit→Insert Command 命令，在出現(xiàn)的對話框中的列表框選擇Analysis 選項并選擇 Transient 選項，在 Maximum time 文本框輸入 “ 1n” ，在 Simulation文本框輸入 “ 400n” ，在 Methods 選項組中選擇 Standard BDF 單選按鈕，再單擊 Insert Command 按鈕，如圖 （ c）。 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 17 15）進行仿真、觀察結(jié)果：選擇 Simulate→Start Simulation 命令，打開 Run Simulation對話框，單擊 Start Simulation按鈕出現(xiàn)仿真結(jié)果并自動打開 WEditor窗口觀察仿真波形，如圖 （ b）。 反相器晶體管電路的操作步驟基本相同，以下與或門、異或門和 2 位超前進位加法器的具體操作步驟本文在此不在做詳細(xì)說明。 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 19 圖 （ a） 異或門邏輯 圖 （ b） 異或門晶體管電路 圖 異或門的 Tspice 參數(shù)設(shè)置 圖 異或門的仿真結(jié)果 通過仿真波形圖輸入、輸出進行分析，可以制得表 ： 表 異或門的仿真分析表 TIME A B S 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 20 060ns 6090ns 90120ns 120150ns 150180ns 180240ns 240300ns 300330ns 330360ns 360390ns 0 1 1 0 0 1 1 1 0 0 1 1 0 1 1 0 0 1 1 1 1 1 1 0 0 0 1 1 1 0 由表 ，當(dāng) A， B同時為 1時，異或門的輸出端 S=0， 當(dāng) A， B一個為 另一個為 0時，異或門的輸出端 S=1，滿足異或門的設(shè)計要求。 圖 （ a） 與或門邏輯 圖 （ b） 與或門晶體管電路 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 21 圖 （ c） 與或門的 Tspice 參數(shù)設(shè)置 圖 （ d） 與或門的仿真結(jié)果 通過仿真波形圖輸入、輸出進行分析，可以制得表 ： 表 與或門的仿真分析表 TIME A B C D Q 030ns 3060ns 0 1 0 0 0 1 1 1 0 1 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 22 6090ns 90120ns 120150ns 150180ns 180210ns 210240ns 240270ns 270300ns 300330ns 330360ns 360390ns 1 0 0 1 1 1 1 0 0 1 0 1