【正文】 運放轉(zhuǎn)換速率和建立時間分析 ..................................................... 39 CMRR 的頻率響應測量 ................................................................. 42 第 5 章 算放大器版圖設計 ..................................................................................... 43 Cadence 使用說明 ...................................................................................... 43 版圖設計 .................................................................................................... 46 CMOS 運放版圖 ......................................................................................... 46 第 6 章 總 結(jié) ........................................................................................................... 48 參考文獻 ................................................................................................................... 49 致謝詞 ....................................................................................................................... 50 外文資料原文 ............................................................................. 錯誤 !未定義書簽。 前 言 集成電路 (Integrated Circuit)是把大量有源和無源器件及它們之間的互連線路集成在一起 ,形成一個具體的功能模塊。集成電路電子電路，但它不同于數(shù)以萬計的一般意義上的電子電路集成在一個微型芯片的晶體管，電阻，電容和電 感等電子元件，這是一個奇妙的設計和制造方法，人類社會的進步，創(chuàng)造前所未有的奇跡，現(xiàn)實是奇跡集成電路版圖設計。但并不適用于模擬電路設計。因此，仔細研究模擬電路的設計過程，熟悉那些提高設計效率、增加設計成功機會的原則是非常必要的。前段設計包括電路的設計、原理圖輸入和電路仿真；后端設計（又稱為物理設 計）包括版圖的繪制與驗證。對電路的分析主要包括直流分析、瞬態(tài)分析、交流分析、噪聲分析、模擬參數(shù)分析、溫度分析等。 運算放大器（簡稱運放）是許多混合信號系統(tǒng)和模擬系統(tǒng)中的一個組成部分。每一代 CMOS 技術(shù) ，由于供應減少電壓和晶體管溝道長度的運算放大器的設計 ， 繼續(xù) 為運放的設計 提 出 一個復雜的問題。利用 Spectre 對設計初稿加以模擬，然后對不符合設計目標的參數(shù)加以修改，重復這一過程，最終得到優(yōu)化設計方案。 第 1 章 緒論 課題背景 研究背景 運 算放大器（簡稱運放）是具有很高放大倍數(shù)的電路單元。由于早期應用于模擬計算機中，用以實現(xiàn)數(shù)字運算，故得名“運算放大器”。 不同層次的復雜的運算放大器是用來實現(xiàn)多種功能 的： 高速放大或過濾的直流偏置。 我們粗略地把運放定義為“高增益的差動放大器”。由于運放一般用來實現(xiàn)一個反饋系統(tǒng)，其開環(huán)增益的大笑根據(jù)閉環(huán)增益電路的精度要求來選取。 這些努力 試圖 創(chuàng)造一個 “理想 ”的運算放大器，例如，高電壓增益，高輸入阻抗和低輸出阻抗。 與次相反，今天的運放設計， 放大器的設計從開始 就 認識到妥協(xié)之間的各種參數(shù)，這樣一個妥協(xié)，最終將需要更多地考慮整體的設計，因此，我們 需要知道滿足每個人從適當?shù)闹档膮?shù)。 運算放大器的版圖設計，是模擬集成電路版圖設計的典型，利用 Cadence 對設計初稿加以模擬，然后對不符合設計目標的參數(shù)加以修改并進行模擬，重復這一過程，最終得到優(yōu)化設計方案，其關(guān)鍵在于尋找目標與決定因素之間的關(guān)系。前段設計包括設計電路、輸入原理圖和仿真電路；后端設計（也可以叫物理設計）包括版繪制版圖及其驗證。根據(jù)要求參數(shù)設計所需電路后，把原理圖輸入到設計環(huán)境中并對其進行電路仿真，也就是對元件尺寸的設計、電路的結(jié)構(gòu)、布局前電路及負載估計進行模擬。分析電路主要還包括瞬態(tài)分析、直流分析、交流分析、溫度分析、模擬參數(shù)分析、噪聲分析等。 后端中在繪制完成版圖后最初要通過版圖的一些驗證，版圖的驗證包括版圖與電路原理圖的對比驗證（ LVS。 Electrical Rule Check） 、設計規(guī)則的驗證（ DRC。 DRC 驗證是對電路的一些布局進行幾何空間的驗證從而保證廠家在工藝技術(shù)方面可以實現(xiàn)線路的連接； ERC 驗證用來檢查電氣連接中的一些錯誤，像電源和地是否短路、器件是否懸空等等所制定的一些電特性。 LVS 驗證是把電路圖與版圖作一個拓撲關(guān)系的對比，從而檢查出在布局前后元件值、襯底的類型是否相符，電路連接的方式是否保持一致。因此必須要對從版圖中提取出來的網(wǎng)表（其中包含著寄生元件）進行仿真，此過程稱為后仿真。 通過了電氣規(guī)則的檢查，設計規(guī)則的檢查，電路抽取的驗證和后仿真，就可以提交各芯片廠家試流片了。 本論文主要分析 CMOS 集成運算放大各個部分的主要原理；完成對 CMOS 運 放的設計，用 Spectre 進行仿真模擬，從模擬的結(jié)果中推導出各個參量和其決定因素之間的關(guān)系，從而確定出符合設計指標所的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標到版圖設計的優(yōu)化路徑。最后根據(jù)參數(shù)尺寸等進行版圖設計以及驗證。 電路設計流程 一般完整的 CMOS 電路設計包括多個步驟，將它簡要分為 4 步，如圖 所示。 首先是確定設計目標。這些要求包括：增益、電源電壓、功耗、帶寬、電路面積、噪聲、失真、輸入輸出動態(tài)范圍等。 其次是構(gòu)造電路并進行仿真。但是，這里的“設計”只是整個電路設計流程中的一步。重復這一過程。 再次是版圖的繪制。電路原理圖中的器件符號被版圖中的器件所代替，而原理 圖中的連線也用版圖中的導線來表示，最終電路的形狀就被版圖的形狀所代替了。 版圖完成之后，把數(shù)據(jù)交給晶片制造廠進行生產(chǎn)，一般需要經(jīng)過 6 至 8 周的時間，廠家會制造好電路，將芯片返回給設計者。在管殼或測試 PCB 板上封裝上芯片，使用測試儀器，通過設計外圍電路進行測試，得到所設計電路的測試結(jié)果進行對比。將最后的測試結(jié)果和最初的電路指標進行比較，總結(jié)電路設計的結(jié)果。 主要工作以及任務分配 （ 1）收集 CMOS 運算放大器和模擬集成電路版圖設計的相關(guān)資料。 （ 3）學習有關(guān)參考書籍，掌握有關(guān)設計、計算方法。 （ 5）電路的單元設計 （ 6）對電路進行仿真和參數(shù)分析 （ 7）版圖設計與優(yōu)化。 （ 9）設計總結(jié)。 （ 2）第 4 周：設計基本原理圖，并提交畢業(yè)設計開題報告。 （ 4）第 9 周 ~第 14 周：根據(jù)從版圖中提取的參數(shù)，進行軟件仿真。 （ 5）第 15 周 ~第 16 周：撰寫設計報告，提交符合規(guī)范的設計報告。 小結(jié) 本小節(jié)主要介紹了 CMOS 運放的研究背景以及研究內(nèi)容，還介紹了模擬集成電路設計的基本流程。最后指出了本次設計主要工作以及主要內(nèi)容。不同的顏色圖案表示不同的層次，工藝廠商按照圖紙制造掩膜版，掩膜版的層數(shù)設計工藝步數(shù)和成本。 版圖中層的意義 為了更好的理解版圖的概念，這里介紹 MOS 管。在 PMOS 管結(jié)構(gòu)圖中，包含了 P 襯底、N 阱、 P+有源區(qū)、柵極下氧化層、多晶硅柵以及引出的 G、 D、 S、 B 各級的接觸孔。因此，一個 MOS 管包含了多層結(jié)構(gòu)。換句話說，起初只有一層硅片；然后把 N 阱制作在 P 襯底上，這就形成了第二層；把有源區(qū)注入 N 阱中，這就形成了第三層；而作為柵極下的氧化層，要在有源區(qū)上產(chǎn)生一層氧化物，這就形成了第四層；在氧化 層上增加多晶硅柵，這就形成了第五層；最后把接觸孔打在 MOS 管各級上，通過金屬，使 MOS 管能和其他電路器件相連接，這就形成了第六層。實際上，除了這里提到的這六層外，為了保證制作的可靠性還會適當加入其他物質(zhì)層。這里我們只要知道集成電路是分層制造，器件具有多層的結(jié)構(gòu)。這些層是和實際電路的物理層相對應。不同的工藝使用的層數(shù)不同，但都會包含制作 NMOS 管和 PMOS 管需要的各層，以及連接用的金屬層。當 NMOS 管做在整個硅片的 P 型襯底上時，它的襯底一般接最低點位；如果做在 P 阱內(nèi)，它的襯底可以接任意電位。而且，今天的半導體技術(shù)要求工藝工程師和電路設計之間經(jīng)常地交流以熟悉相互的需要，因而必須對工藝的每一個規(guī)則有充分的了解。這兩大“家族”又分別形成各種各樣的小家族，圖 列出了一些廣泛采用的硅集成電路工藝，以前，大多數(shù)數(shù)字電路和模擬電路的設計都采用雙極工藝，但近年來， MOS 工藝的應用有了很大的發(fā)展。 模擬電路設計師們認識到 MOS 電路的這一特點后，開始將模擬電路和數(shù)字電路設計在同意塊集成電路上，這方面已經(jīng)取得了巨大的成功。換句話說說，晶片必須生長成為只包含非常少的“缺陷”的單晶硅體。 這類單晶硅生長可以使用“切克勞斯基法”（ Czochralski method）來實現(xiàn)：在熔融硅中侵入一塊單晶硅的籽晶，接著一邊旋轉(zhuǎn)籽晶一邊從熔融硅中逐漸地將籽晶拉出來。隨著新一代工藝的誕生，晶片的直徑在隨之增大，現(xiàn)今已超過了 20cm。然后，晶片被拋光和化學腐蝕，以去除在切片過程中造成的表面損傷。 光刻是把電路版圖信息轉(zhuǎn)移到晶片上的第一步。通過被精確控制的電子束將該圖形“寫”在透明玻璃“掩膜版”上。接下來，將掩膜版置于晶片上方，利用紫外線將圖形投影到晶片上。然后，將晶片放到腐蝕劑中去除“松軟”的光刻膠，從而暴露出其下方的硅表面。 氧化 硅的一個獨有的特性是，可以在其表面生成非常均勻 的氧化層面幾乎不在晶格中產(chǎn)生應力，從而允許柵氧化層的制造薄到幾十埃。在器件之間的區(qū)域，也可以生成一層稱為“場氧”的厚 SiO2 層，使后面的工序可以在其上制作互聯(lián)線。最常用的摻雜方法是“離子注入法”。 沉積與刻蝕 器件的制造需要各種材料的沉積。在厚絕緣層上生長多晶硅的一個常用方法是“化學氣相沉積”（ CVD）。 CMOS 制造工藝的基本流程 以 P 阱硅柵 CMOS 制造工藝的基本流程為例 如圖 圖 P阱硅柵 CMOS制造工藝的基本流程 （ 1）定義 P 阱 a. 在 N 型硅襯底表面生長 SiO2 層； b. 1 掩膜版：確定 P 阱區(qū)； c. P 阱：硼離子注入； d. 阱區(qū) 推進約 4~6um 阱深。 （ 4） PMOS 管源漏區(qū)形成 4 掩膜版（正版），確定 PMOS FET 的源漏區(qū)； b. 硼離子注入或硼雜質(zhì)擴散形成 PMOS 管的源區(qū)和漏區(qū)。 （ 6）引線孔 a. 淀積場 SiO2 層； b. 6 掩膜版確定引線孔區(qū)。 （ 7）鋁引線形成 7 掩膜版確定鋁引線圖形。如圖 （ a）所示，這是一個 PMOS 管版圖，它包含 N 阱、柵、 P+有源區(qū)、 P+襯底偏置和接觸孔 5 層，由大小不等的長方形 和正方形組合而成。 圖 PMOS管的版圖 為了確保制造出芯片的合格就是這些約束的目的。而生產(chǎn)過程中的物理化學反應和機器的精度限制了器件中各層的最小尺寸，以及層與層之間的位置關(guān)系。 如圖 （ b）所示的其他幾個圖給出了錯誤的 PMOS 管版圖。這些都違反了設計規(guī)則，在電路制作中將產(chǎn)生問題。表 22 是 Active（有源區(qū)）和 Sub（襯底偏置 ）的設計規(guī)則，對應圖 。版圖設計的一般要求如下： 布局要合理。 單元配置適當。例如，對于一定尺寸的管子或反相器，究竟畫成什么形 狀，按什么方向安放，可有多種方式，不同做法將對于電路性能、芯片面積緊湊程度、連線長度等產(chǎn)生很大影響。 布線要合理。 對于硅柵 MOS 集成電路，由