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2024-09-05 04:17本頁(yè)面
【正文】 。 reg1(7)= b(3)。 end process bit0。139。 elsif(rising_edge(clk)) then reg2(0)= reg1(0)。 reg2(2)= (reg1(1) and reg1(2))or(reg1(1)and reg1(3))or(reg1(2)and reg1(3))。 end if。 bit2:process(clk,rst) begin if(rst=39。) then reg3=000000。 reg3(2)=reg2(2)xor reg2(3)xor reg2(4)。 reg3(5 downto 4)=reg2( 6 downto 5)。 end process bit2。139。 c=39。 elsif(rising_edge(clk)) then sum(2 downto 0)=reg3(2 downto 0)。 c=(reg3(3)and reg3(4))or(reg3(3)and reg3(5))or(reg3(4)and reg3(5))。 end process bit3。library ieee。use 。entity noadd is port( clk,rst : in std_logic。 sum : out std_logic_vector(3 downto 0)。end entity noadd。signal rega: std_logic_vector(4 downto 0)。begin process(clk) begin if(rising_edge(clk))then rega=39。amp。 regb=39。amp。 end if。 process(clk) begin if(rst=39。)then reg=00000。 end if。 sum=reg(3 downto 0)。end depict。use 。use 。sel1 : out std_logic_vector(3 downto 0)。sel3 : out std_logic_vector(3 downto 0)。end dec_disp。signal data2 : std_logic_vector(3 downto 0)。signal data4 : std_logic_vector(3 downto 0)。 else if(data2=1001)then data2=0000。 else if(data3=1001)then data3=0000。 else if(data4=1001)then data4=0000。 else data4=data4+1。 end if。 end if。end process count。sel2=data2。sel4=data4。
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