vhdl流水線加法器(編輯修改稿)
2024-08-22 04:17 本頁面
【文章內(nèi)容簡介】 wnto 0)。signal regb: std_logic_vector(4 downto 0)。begin process(clk) begin if(rising_edge(clk))then rega=39。039。amp。 a。 regb=39。039。amp。 b。 end if。 end process。 process(clk) begin if(rst=39。139。)then reg=00000。 elsif(rising_edge(clk))then reg=rega+regb。 end if。 end process。 sum=reg(3 downto 0)。 c=reg(4)。end depict。4位十進(jìn)制數(shù)計(jì)數(shù)器library ieee。use 。use 。use 。entity dec_disp is port(clk_t : in std_logic。sel1 : out std_logic_vector(3 downto 0)。sel2 : out std_logic_vector(3 downto 0)。sel3 : out std_logic_vector(3 downto 0)。sel4 : out std_logic_vector(3 downto 0))。end dec_disp。architecture behav of dec_disp issignal data1 : std_logic_vector(3 downto 0)。signal data2 : std_logic_vector(3 downto 0)。signal data3 : std_logic_vector(3 downto 0)。signal data4 : std_logic_vector(3 downto 0)。begin count:process(clk_t) begin if(rising_edge(clk_t))then if(data1=1001)then data1=0000。 else if(data2=1001)then data2=0000。 data1=data1+1。 else if(data3=1001)then data3=0000。 data2=data2+1。 else if(data4=1001)then data4=0000。 data3=data3+1。 else data4=data4+1。 end if。 end if。 end if。 end if。end if。end process count。sel1=data1。sel2=data2。sel3=data3。sel4=data4。end behav。
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