【正文】 模式，采用不同的編程方式。掉電后， FPGA 恢復成白片，內(nèi)部邏輯關系消失，因此， FPGA 能夠反復使用。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。因此， FPGA 的使用非常靈活。主要用來產(chǎn)生三 種 波形（正弦波、三角波、方波）。該模塊用于選擇當前輸出的為何種波形。用于控制輸出信號的幅度，本設計中要求有三 個 檔 位 ， 即， ， 5V。用于將前面的數(shù)字信號轉(zhuǎn)換成模擬信號。用實驗室提供的示波器觀察檢測生成的波形。 4 、 單元程序設計及仿真分析 方波的發(fā)生模塊 設計中利用計數(shù)的方法來產(chǎn)生方波 ，原理類似于分頻器 ：對脈沖進行計數(shù)，從 0計到 31 即計數(shù) 32個脈沖，輸出高電平 （ 1023） ；從 32 計到 63即再計32 個脈沖，輸出為低電平， 程序編寫成功后 生 成的元件模塊圖如圖 ， 其時序 仿真波形 圖 如圖 ： 圖 圖 由波形圖可以看出，每計數(shù) 31 個時鐘脈沖，輸出電平進行一次翻轉(zhuǎn)，形成占空比為 50%的方波信號。 又 由于 D/A 轉(zhuǎn)換接口為 10位輸入，所以必須要考慮到采樣個數(shù)和采樣值的大小。 綜合所述，要解決的問題就是消除小數(shù)和負數(shù)，使采樣數(shù)值變成正整數(shù)，我們采用了以下的算法：首先，將原始波形幅度擴大為原來的 512 倍，如（圖 ）。接著，利用抽樣點來產(chǎn)生正弦波 ，外部接線每產(chǎn)生一個上升沿，記一次數(shù)，同時根據(jù)計數(shù)值選擇要輸出的正弦采樣點數(shù)值 。 根據(jù)抽樣點所對應的函數(shù)值， DA轉(zhuǎn)換后就可得到一個正弦波。 圖 圖 圖 圖 6 圖 三角波的 發(fā)生模塊 三角波的 波形也呈現(xiàn)一定的規(guī)律，可以通過外部脈沖刺激 ， 在原來數(shù)值的基礎上進行加（減）一個固定值 ， 本設計 利用 狀態(tài)機來實現(xiàn) ，狀態(tài)機具有良好的可靠性，不易出錯。 ② 狀態(tài) S1：主要用于三角波后半部分（下降部分）的幅值輸出及判斷，幅值采用遞減輸出，判斷幅值是否達到 0，是則跳轉(zhuǎn)狀態(tài)一，否則仍處于本狀態(tài)。下圖 （圖 ） 為生成模塊圖： 圖 其 時序 仿真波形 圖如 圖 ： 8 圖 由圖可知，用 A、 B兩個撥碼開關進行選擇。B 為 “ 01” 時，選擇 I1 為輸出波形；當 Aamp。B 為 “ 11” 時，選擇 I3為輸出波形；當 Aamp。 幅度調(diào)節(jié)單元 幅度調(diào)節(jié)單元是對所產(chǎn)生的波形的幅值進行調(diào)節(jié)的，幅度的調(diào)節(jié)有三個檔， 。 本設計采用 撥碼開關 Sw3 和 Sw4來對幅度 進行選擇的。 Sw4 為 “ 00” 時幅值為 ；當 Sw3 amp。 Sw4 為 “ 10” 時幅值為 。 在 Quartus II 軟件輸入該單元的 VHDL 程序 ， 生成元件模塊圖如圖 ，再通過編譯和時序仿真，可得到如下 （圖 ） 的仿真波形。D 即 Sw3amp。D 即 Sw3amp。D 即Sw3amp。 DA 轉(zhuǎn)換單元 數(shù)模轉(zhuǎn)換（ DAC）采用 TLC5616 芯片。只需要通過３根串行總線就可以完成１Ｏ位數(shù)據(jù)的串行輸入，易于和工業(yè)標準的微處理器或微控制器（單片機）接口，適用 于電池供電的測試儀表、移動電話，也適用于數(shù)字失 調(diào)與增益調(diào)整以及工業(yè)控制場合。 C、第 12 個 SCLK 下降沿。在非級聯(lián)方式下， 1 腳 DIN 輸入的數(shù)據(jù)格式如下所示，高 10 位為有效數(shù)據(jù)，低 2 位可以設置為‘ 0’電平。狀態(tài)轉(zhuǎn)移圖如 圖 ： 圖 其中： S0： CS為高， SCLK 為低 ，計數(shù)為 0； S1：等待一個時鐘周期； S2： CS 為低， SCLK 為低，并判斷 CNT 計數(shù)器是否小于等于 11，是則跳到 S3，否則跳到時； S3： CS為低， SCLK 為高，計數(shù)器 CNT 加 1 計數(shù)，并跳轉(zhuǎn)到 S2。 另外，送數(shù)與更新數(shù)據(jù)的處理： 判斷 CS，若為高，則更新數(shù)據(jù)，即往移位寄存器中裝載需要轉(zhuǎn)換成模擬信號的數(shù)字信號數(shù)據(jù)；若 CS 為低，則通過移位，把數(shù)據(jù)串行送給 TLC5615 芯片的輸入端（每個 SCLK 上升沿移一位送出數(shù)據(jù)）。本設計中采用的方案是： 一是當計數(shù)器計數(shù)到偶數(shù)分N/21 時，將輸出電平進 行一次翻轉(zhuǎn)，同時給計數(shù)器一個復位信號，如此循環(huán) 。 12 圖 圖 從波形圖上可以看到，分頻器得到了將系統(tǒng)時鐘 50 分頻后的時鐘信號。其管腳設置如圖 所示 其中 clk 為 FPGA 系統(tǒng)時鐘； A、 B、 C、 D 代表四個撥碼開關的值。具體的硬件仿真波形如下： 在 clk 端輸入 50MHz 的時鐘信號，當圖 的原理圖中的 Aamp。改變 Camp。當 為 “ 00” 時幅值為 ；當 Camp。D 為 “ 10”時幅值為 。B 輸入“ 10”時得到的是方波波形，如圖 所示。D 的值可以該變輸出波形的幅值。B 輸入“ 11”時得到的是三角方波波形，如圖 所示。D 的值可以該變輸出波形的幅值。當選擇撥碼開關 SW SW2的不同組合時，波形輸出發(fā)生變化；當選擇撥碼開關 SW SW4 的不同組合時，實現(xiàn)了波形幅度的調(diào)節(jié)。綜上所述，本次設計的信號發(fā)生器，達到了設計所定要求，完成了要求所需的各個功能。期間，小組成員之間分工明確，合作默契，進行了多次討論