課程設(shè)計(jì)--可調(diào)幅度簡(jiǎn)易波形刺激發(fā)生器設(shè)計(jì)-文庫(kù)吧資料
2025-06-12 16:21本頁(yè)面
【正文】 0。 CLK1:OUT STD_LOGIC )。 USE 。 參考文獻(xiàn) 1].潘松，黃繼業(yè) 《 EDA 技術(shù)實(shí)用教程（第三版）》科技出版社 2021 年 9月第三版 2].趙小明 《 EDA 技術(shù)基礎(chǔ)實(shí)驗(yàn)指導(dǎo)書》重慶大學(xué)生物工程學(xué)院 2021 年 5月 18 附錄 附錄 1： 任務(wù)分工 波形產(chǎn)生：余春蓉、尹玉妮、黃瑩瑩、李文滿、藍(lán)海強(qiáng) 幅度控制：余春蓉、尹玉妮、藍(lán)海強(qiáng) 波形選擇：黃瑩瑩、李文滿、藍(lán)海強(qiáng) DA 轉(zhuǎn)換：藍(lán)海強(qiáng) 報(bào)告：全體成員 答辯 ppt：藍(lán)海強(qiáng) 附錄 2：程序 1. 分頻器程序 LIBRARY IEEE。 從接觸到這個(gè)設(shè)計(jì)課題到設(shè)計(jì)成功，途中遇到了 住多么 困難，通過(guò)組員之間的相互討論及指導(dǎo)老師的指點(diǎn)，最終得以解決，在此對(duì)那些給過(guò)幫助的老師及同學(xué)表示感謝。但這種方法在本設(shè)計(jì)中行不通，因?yàn)轱@示程序中的 按鍵 程序內(nèi)部是通過(guò)定義一個(gè)信號(hào) tmp 來(lái)保存待顯示的數(shù)值的，而本設(shè)計(jì)中要鎖存的是一個(gè)動(dòng)態(tài)產(chǎn)生信號(hào)的輸入通 道，若仍按照 led 顯示時(shí)按鍵的程序編寫方法，那么tmp 內(nèi)鎖存的數(shù)據(jù)只是一個(gè)暫時(shí)的靜態(tài)數(shù)據(jù)，導(dǎo)致按鍵松開后 輸出的數(shù)據(jù)只是一個(gè)恒定值，而不時(shí)動(dòng)態(tài)變化的波形數(shù)據(jù)。 在設(shè)計(jì)過(guò)程中遇到 不少 問(wèn)題，如鍵盤控制。 對(duì)于 EDA 的編程，其編程語(yǔ)言本身不會(huì)很難，關(guān)鍵在于編程的內(nèi)在邏輯。 圖 a 圖 b 圖 c 圖 17 總結(jié) 本次設(shè)計(jì)五人一組，為時(shí)兩個(gè)星期。由于設(shè)計(jì)過(guò)程中存在不可避免的誤差，輸出波形的形狀及輸出幅值均與標(biāo)準(zhǔn)有些微偏差，但都保持在約束范圍內(nèi)。 結(jié)果分析： 從實(shí)驗(yàn)結(jié)果來(lái)看，設(shè)計(jì)成功完成了三種波形的設(shè)計(jì)。同理，改變 Camp。 圖 a 圖 b 圖 c 圖 圖 a 圖 b 圖 c 圖 16 當(dāng)圖 的原理圖中的 Aamp。同理，改變 Camp。 圖 15 當(dāng)圖 的原理圖中的 Aamp。D 為 “ 01” 時(shí)幅值為 ；當(dāng) Camp。D 的值可以該變輸出波形的幅值。B 輸入“ 01”時(shí)得到的是 正弦 波波形，如圖 所示。 當(dāng)引腳鎖定完畢后，將程序下載到試驗(yàn)箱中，連好示波器，在輸入端輸入相應(yīng)的值即可得到相應(yīng)的輸出波形。 13 原理圖 設(shè)計(jì)及仿真分析 將各個(gè)模塊用線連接起來(lái)，得到頂層文件電路圖 ，如圖 所示 ： 圖 14 硬件實(shí)驗(yàn)結(jié)果及時(shí)序分析結(jié)果 本課程設(shè) 計(jì)是幅值可調(diào)的波形發(fā)生器， 根據(jù)引腳所鎖定圖將系統(tǒng)中的各個(gè)輸入輸出端口鎖定到合適的引腳上。 在Quartus II 軟件編寫 VHDL 程序 ，經(jīng)過(guò)編譯和時(shí)序仿真，可得到如下 （圖 ）的仿真波形 及元件模塊圖（圖 ） 。 另外， 本模塊還需一個(gè)分頻， 實(shí)驗(yàn)板的時(shí)鐘信號(hào)為 50MHZ， 需將它分頻以適應(yīng)TLC5615 要求的時(shí)鐘信號(hào) 。 S3： CS為高， SCLK 為低，跳轉(zhuǎn)到 S0。 11 10 DATA BITS X X 本設(shè)計(jì)中需要的操作主要是 編程 產(chǎn)生 TLC5615 的控制信號(hào)（ SCLK 時(shí) 鐘和 CS信號(hào)）及串行輸送 TLC5615 所需的轉(zhuǎn)換數(shù)據(jù)，設(shè)計(jì)時(shí)采用狀態(tài)機(jī) 。 注意：此圖為非級(jí)聯(lián)方式下 DA 轉(zhuǎn)換時(shí)序，可將芯片的第四腳懸空不做處理。該芯片的封裝及 I/O 口定義如下 （圖 ） ： 圖 10 引腳名稱 序號(hào) I/O 口 說(shuō)明 DIN 1 I 串行數(shù)據(jù)輸入 SCLK 2 I 串 行時(shí)鐘輸入 CS 3 I 芯片選擇，低有效 DOUT 4 O 用于菊花鏈的串行數(shù)據(jù)輸出 AGND 5 模擬地 模擬地 REFIN 6 I 基準(zhǔn)輸入 OUT 7 O DAC 模擬電源輸出 VDD 8 正電源 正電源 表 其工作時(shí)序圖如 圖 ： 圖 Note:A、為使時(shí)鐘反饋為最小，當(dāng) CS 為高電平時(shí)加在 SCLK 端的輸入時(shí)鐘應(yīng)當(dāng)呈現(xiàn)低電平。 TLC5615 是一個(gè)串行 10位ＤＡＣ芯片，性能比早期電流型輸出的ｎＡＣ要好。 Sw4 的值 “ 00” 時(shí)輸出 D_OUT 等于輸入 D_IN/4，跟我們的設(shè)計(jì)目的相符。 Sw4 的值 “ 01” 時(shí)輸出 D_OUT 等于輸入 D_IN/2； 當(dāng) Camp。 Sw4 的值 “ 10” 時(shí)輸出 D_OUT 等于輸入D_IN； 當(dāng) Camp。 圖 9 圖 從仿真波形可以看出，當(dāng) Camp。 該功能的實(shí)現(xiàn)主要是通過(guò)if 語(yǔ)句來(lái)判斷撥碼開關(guān) Sw3 和 Sw4 的狀態(tài)，并根據(jù)判斷結(jié)果做出相應(yīng)的操作。 Sw4 為 “ 01”時(shí)幅值為 ；當(dāng) Sw3amp。當(dāng) Sw3amp。顯然，以上三個(gè)檔位
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