課程設(shè)計(jì)--可調(diào)幅度簡易波形刺激發(fā)生器設(shè)計(jì)(參考版)
2025-06-08 16:21本頁面
【正文】 END。 END IF。 TMP(11 DOWNTO 1)=TMP(10 DOWNTO 0)。139。 ELSE IF(SCLK39。 THEN TMP(11 DOWNTO 2)=Q(9 DOWNTO 0)。 PROCESS(SCLK) BEGIN IF CT=39。 DA_CS=CT。END IF。ST=S0。SCLK=39。 WHEN S4=CT=39。CNT=CNT+1。SCLK=39。 WHEN S3=CT=39。 ELSE ST=S4。039。039。 WHEN S1=ST=S2。CNT=0。SCLK=39。) THEN CASE ST IS WHEN S0=CT=39。EVENT AND CLK1=39。 SIGNAL TMP : STD_LOGIC_VECTOR(11 DOWNTO 0)。 SIGNAL CNT:INTEGER:=0。 22 ARCHITECTURE DAS OF DA IS TYPE STATE IS (S0,S1,S2,S3,S4)。 Q:IN STD_LOGIC_VECTOR(9 DOWNTO 0) )。 ENTITY DA IS PORT( DA_CS,DA_SCLK,DA_IN:OUT STD_LOGIC。 USE 。 END 。 END IF。 ELSIF NUM=01 THEN D_OUT=D_IN/2。D。 ARCHITECTURE BHV OF D_W IS SIGNAL NUM:STD_LOGIC_VECTOR (1 DOWNTO 0)。 D_IN: IN INTEGER RANGE 0 TO 1023 )。 ENTITY D_W IS PORT (C,D : IN STD_LOGIC。 5．幅值調(diào)節(jié)單元程序 . LIBRARY IEEE。 WITH Q SELECT O=I1 WHEN 01, I2 WHEN 10, I3 WHEN 11, ZZZZZZZZZZ WHEN OTHERS。 BEGIN Q=A amp。 END ENTITY。 I1,I2,I3:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 USE 。 4. 波形選擇單元程序 LIBRARY IEEE。 END PROCESS。 21 SJOUT=C。END IF。ELSE C=C33。END IF。ELSE C=C+33。139。 BEGIN PROCESS(CLK) BEGIN IF CLK39。 SIGNAL ST:STATE。 END。 ENTITY SJB IS PORT( CLK:IN STD_LOGIC。 USE 。 3. 三角波發(fā)生模塊 程序 LIBRARY IEEE。 end process。 end case。 when 63=dd4=461。 when 61=dd4=363。 when 59=dd4=257。 when 57=dd4=187。 when 55=dd4=116。 when 53=dd4=60。 when 51=dd4=22。 when 49=dd4=2。 when 47=dd4=2。 when 45=dd4=22。 when 43=dd4=60。 when 41=dd4=116。 when 39=dd4=187。 when 37=dd4=257。 when 35=dd4=363。 when 33=dd4=461。 when 31=dd4=562。 when 29=dd4=660。 20 when 27=dd4=753。 when 25=dd4=836。 when 23=dd4=907。 when 21=dd4=963。 when 19=dd4=1001。 when 17=dd4=1021。 when 15=dd4=1021。 when 13=dd4=1001。 when 11=dd4=963。 when 09=dd4=907。 when 07=dd4=836。 when 05=dd4=753。 when 03=dd4=660。 when 01=dd4=562。) then q=q+1。event and clk=39。 begin outp=conv_std_logic_vector(dd4,10)。 architecture dac of sin is signal q: integer range 63 downto 0。 outp:out std_logic_vector(9 downto 0) )。 use 。 use 。 END。 END CASE。 PROCESS(Q) BEGIN CASE Q IS WHEN 0 TO 31=FBO=1111111111。 END IF。139。 BEGIN PROCESS(CLK) BEGIN IF CLK39。 END ENTITY。 ENTITY FB IS PORT (CLK:IN STD_LOGIC。 USE 。 END FP。 END IF。 END IF。 IF A=24 THEN Z=(NOT Z)。139。 BEGIN PROCESS(CLK) BEGIN IF (CLK39。 ARCHITECTURE FP OF FENPIN IS SIGNAL A:INTEGER:=
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