課程設(shè)計(jì)--可調(diào)幅度簡(jiǎn)易波形刺激發(fā)生器設(shè)計(jì)-wenkub
2023-06-15 16:21:35 本頁(yè)面
【正文】 比為 50%的方波信號(hào)。用于將前面的數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。該模塊用于選擇當(dāng)前輸出的為何種波形。因此， FPGA 的使用非常靈活。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 現(xiàn)場(chǎng)可編程門陣列（ FPGA）是可編程器件。 幅度控制由撥碼 開關(guān)實(shí)現(xiàn)。 本設(shè)計(jì)是采用 VHDL 來實(shí)現(xiàn)的 可調(diào)幅度簡(jiǎn)易波形刺激發(fā)生器設(shè)計(jì) 。它可以產(chǎn)生多種波形信號(hào) ,如正弦波 ,三角波和方波等 ,因而廣泛用于通信、雷達(dá)、導(dǎo)航、宇航等領(lǐng)域。1 前言 可調(diào)幅度簡(jiǎn)易波形刺激發(fā)生器 是信號(hào)發(fā)生器的一種，在生產(chǎn)實(shí)踐和科研領(lǐng)域中有著廣泛的應(yīng)用。 在本設(shè)計(jì)中它能夠產(chǎn)生多種波形，如正弦波 ,三角波和方波等， 并能實(shí)現(xiàn)對(duì)各種波形幅度的改變。它能產(chǎn)生正弦波 ,三角波和方波。輸出頻率不做要求。與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL 及 CPLD 器件）相比， FPGA具有 不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 16X1RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接到 I/O 模塊。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 FPGA 的編程無(wú)須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 3 設(shè)計(jì)方案 實(shí)驗(yàn)要求及總體框圖 根據(jù)實(shí)驗(yàn) 設(shè)計(jì)要求，可將設(shè)計(jì)分為以下幾個(gè)模塊（如圖 ）： （ 1） 波形產(chǎn)生模塊。 （ 3） 幅度控制模塊。 （ 5） 輸出模塊。 正弦波的 發(fā)生模塊 5 對(duì)于正弦波（如圖 ）， 由于 是周期信號(hào) ， 可以通過對(duì) 一個(gè)完整周期內(nèi)以一定點(diǎn)數(shù)的采樣來離散化。然后將波形向上移動(dòng) 512，如 圖 。 在 Quartus II 軟件編寫 VHDL 代碼，通過編譯和時(shí)序仿真，可得到如下 圖（圖 ）所示 的 元件模塊圖和時(shí)序 仿真波形。 這樣通過狀態(tài)的不斷轉(zhuǎn)換，就會(huì)輸出一系列值，通過 DA轉(zhuǎn)換就能產(chǎn)生一個(gè)三 角波， 元件模塊圖及時(shí)序 仿真波形 圖 如圖 ： 圖 7 圖 波形選擇 單元 波形選擇采用撥碼開關(guān)控制，三路輸入（除去開關(guān)輸入），一路輸出，通過對(duì)兩個(gè)撥碼開關(guān)的組合狀態(tài)識(shí)別判斷來控制輸出為哪一路輸入。B 為 “ 10” 時(shí)，選擇 I2 為輸出波形；當(dāng) Aamp。顯然，以上三個(gè)檔位呈 2倍關(guān)系，故可在原波形數(shù)據(jù)基礎(chǔ)上通過除 2和除 4 操作來實(shí)現(xiàn)檔位調(diào)節(jié)。 Sw4 為 “ 01”時(shí)幅值為 ；當(dāng) Sw3amp。 圖 9 圖 從仿真波形可以看出，當(dāng) Camp。 Sw4 的值 “ 01” 時(shí)輸出 D_OUT 等于輸入 D_IN/2； 當(dāng) Camp。 TLC5615 是一個(gè)串行 10位ＤＡＣ芯片，性能比早期電流型輸出的ｎＡＣ要好。 注意：此圖為非級(jí)聯(lián)方式下 DA 轉(zhuǎn)換時(shí)序，可將芯片的第四腳懸空不做處理。 S3： CS為高， SCLK 為低，跳轉(zhuǎn)到 S0。 在Quartus II 軟件編寫 VHDL 程序 ，經(jīng)過編譯和時(shí)序仿真，可得到如下 （圖 ）的仿真波形 及元件模塊圖（圖 ） 。 當(dāng)引腳鎖定完畢后，將程序下載到試驗(yàn)箱中，連好示波器，在輸入端輸入相應(yīng)的值即可得到相應(yīng)的輸出波形。D 的值可以該變輸出波形的幅值。 圖 15 當(dāng)圖 的原理圖中的 Aamp。 圖 a 圖 b 圖 c 圖 圖 a 圖 b 圖 c 圖 16 當(dāng)圖 的原理圖中的 Aamp。 結(jié)果分析： 從實(shí)驗(yàn)結(jié)果來看，設(shè)計(jì)成功完成了三種波形的設(shè)計(jì)。 圖 a 圖 b 圖 c 圖 17 總結(jié) 本次設(shè)計(jì)五人一組，為時(shí)兩個(gè)星期。 在設(shè)計(jì)過程中遇到 不少 問題，如鍵盤控制。 從接觸到這個(gè)設(shè)計(jì)課題到設(shè)計(jì)成功，途中遇到了 住多么 困難，通過組員之間的相互討論及指導(dǎo)老師的指點(diǎn)，最終得以解決，在此對(duì)那些給過幫助的老師及同學(xué)表示感謝。 USE 。 ARCHITECTURE FP OF FENPIN IS SIGNAL A:INTEGER:=0。139。 END IF。 END FP。 ENTITY FB IS PORT (CLK:IN STD_LOGIC。 BEGIN PROCESS(CLK) BEGIN IF CLK39。 END IF。 END CASE。 use 。 outp:out std_logic_vector(9 downto 0) )。 begin outp=conv_std_logic_vector(dd4,10)。) then q=q+1。 when 03=dd4=660。
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