計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu)-在線瀏覽
2024-11-04 05:31本頁面
【正文】 * B + A * B + A * B X 真值表 P20 基本定理和常用公式，邏輯化簡 A+0=A A?0=0 A+A=1 A?A=0 A+1=1 A?1=A A+A=A A?A=A A+B=B+A A?B=B?A A=A (A+B)+C=A+(B+C) (A?B) ?C=A?(B?C) A?(B+C)=A?B+A?C A+ B?C=(A+B) ?(A+C) A+A?B=A A?(A+B)= A A+A?B=A+B A?(A+B)=A?B A ? B = A + B A + B = A ? B 例如： A?B+A?B+A?B = A?(B+B) +A?B=A+A?B = A + B = A?B P23 計(jì)算機(jī)原理及系統(tǒng)結(jié)構(gòu) 第四講 主講教師：趙 宏偉 學(xué)時(shí)： 64 計(jì)算機(jī)中常用的邏輯器件 計(jì)算機(jī)中常用的邏輯器件，包括 組合邏輯 和 時(shí)序邏輯 電路兩大類別；也可以劃分為 專用功能 和 通用功能 電路兩大類別。 計(jì)算機(jī)中常用的邏輯電路 專用功能電路 ? 加法器和算術(shù)邏輯單元 ? 譯碼器和編碼器 ? 數(shù)據(jù)選擇器 ? 觸發(fā)器和寄存器、計(jì)數(shù)器 陣列邏輯電路 ? 存儲(chǔ)器芯片 RAM 和 ROM ? 通用陣列邏輯 GAL ? 復(fù)雜的可編程邏輯器件 CPLD: MACH器件 ? 現(xiàn)場可編程門陣列 FPGA 器件 本章主要內(nèi)容 數(shù)字邏輯電路基礎(chǔ) 基本邏輯門和布爾代數(shù)知識(shí)基礎(chǔ) 組合邏輯電路及其應(yīng)用 時(shí)序邏輯電路及其應(yīng)用 現(xiàn)場可編程器件及其應(yīng)用 基本邏輯門 與門： SN74LS08 或門： SN74LS32 非門： SN74LS04 P27 三態(tài)門電路 三態(tài)門電路是一種最重要的總線接口電路，它保留了圖騰輸出結(jié)構(gòu)電路信號(hào)傳輸速度快、驅(qū)動(dòng)能力強(qiáng)的特性，又有集電極開路電路的輸出可以 “ 線與 ” 的優(yōu)點(diǎn)，是構(gòu)建計(jì)算機(jī)總線的理想電路。為高阻態(tài)時(shí)， “ 0” 和 “ 1”的輸出極都截止，相當(dāng)于與所連接的線路斷開，便于實(shí)現(xiàn)從多個(gè)數(shù)據(jù)輸入中選擇其一。 三態(tài)門電路 單向傳送： SN74LS240,SN74LS244 雙向傳送： SN74LS245 例：教學(xué)計(jì)算機(jī)中的總線邏輯設(shè)計(jì)與線路實(shí)現(xiàn) P28 加法器和算術(shù)邏輯單元 加法器是計(jì)算機(jī)中最常用的組合邏輯器件，主要完成兩個(gè)補(bǔ)碼數(shù)據(jù)的相加運(yùn)算，減法運(yùn)算也是使用加法器電路完成的。 由多個(gè)一位的加法器，可以構(gòu)成同時(shí)完成對(duì)多位數(shù)據(jù)相加運(yùn)算的并行加法器，此時(shí)需要正確連接高低位數(shù)據(jù)之間的進(jìn)位輸入與輸出信號(hào)。 乘除法運(yùn)算，也可以通過多次的循環(huán)迭代利用加法器完成。 在計(jì)算機(jī)中，通常會(huì)把對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能和對(duì)邏輯數(shù)據(jù)的邏輯運(yùn)算功能，合并到一起用同一套電路實(shí)現(xiàn)，這種電路就是算術(shù)邏輯單元，英文縮寫是 ALU，用與、或、非門等電路實(shí)現(xiàn)，其設(shè)計(jì)過程和邏輯表達(dá)式在數(shù)字電路教材中有詳細(xì)說明，這些內(nèi)容是 “數(shù)字邏輯和數(shù)字集成電路” 的重點(diǎn)知識(shí)。 要 ALU 運(yùn)算，就涉及選擇參加運(yùn)算的 數(shù)據(jù)來源 ，要完成的 運(yùn)算功能 ， 結(jié)果的處置 方案，特征位的保存等多方面的問題。 在計(jì)算機(jī)中，按照需要從多個(gè)輸入數(shù)據(jù)中選擇其一作為輸出是最常遇到的需求之一
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