【正文】 8 第 2 章 課題要求與系統(tǒng)設(shè)計方案 課題要求 利用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對其進行設(shè)計開發(fā)，設(shè)計并制作一個低頻相位測量系統(tǒng)。主要設(shè)計內(nèi)容為： CPLD 開發(fā)技術(shù)與 VHDL 設(shè)計編程概述；用 VHDL 完成測量相位和數(shù)字式移相信號發(fā)生器的程序設(shè)計，并完成測量芯片的 ASIC 制作；外圍 A/D、 D/A 轉(zhuǎn)換及處理的硬件設(shè)計與制作；聯(lián)機統(tǒng)調(diào)，完成所有硬件調(diào)試，做成實際系統(tǒng)。 方案一： 模擬測量方法：用過零比較器將輸入和輸出的正弦波整形為方波，送鑒相器鑒相，鑒相電路由異或門和低通濾波器組成，異或門的輸出為脈沖方波，其占空比與兩個信號的相位的相位差成正比，經(jīng)過低通濾波器，即可將占空比轉(zhuǎn)換成直流電壓， 再經(jīng) A/D 后，由 CPU讀取相位差值。 方案二：純單片機方式：即有單片機為主體，輔助放大整形單元，單片機利用整形之后的兩個方波信號的邊沿作為 CPU的兩個中斷源，并測量兩次中斷之間的時間間隔，這種方法硬件電路少，但要求 CPU 的具有較高的時鐘頻率。 方案三：以 FPGA/CPLD 為主的方式：即用 FPGA 完成鑒相、計數(shù)、數(shù)據(jù)處理、顯示等功能數(shù)據(jù)。 綜上所述，我 選擇方案三，同時將所以的模塊設(shè)計均用 VHDL 文本設(shè)計方式，使得本設(shè)計具有交互性好，功能調(diào)整與修改方便的優(yōu)點。 相位測量儀 相位測量儀主要由放大整形和數(shù)字化測量兩大部分構(gòu)成，其框圖 如下： 9 圖 框圖 其中，放大整形電路的主要任務(wù)是將兩路同頻率信號進行放大整形為方波信號，送入測量儀去測量它們的之間的相位差，測量部分通過相位比較獲得一個與 A、 B 兩列信號相位差成正比的矩形脈沖并送入計 數(shù)器計數(shù)，其計數(shù)值大小便反映了相位差，將其處理后以數(shù)字量的形式準(zhǔn)確地顯示出來。 數(shù)字式移相信號發(fā)生器 本模塊的基本原理框圖如圖 。 本設(shè)計的硬件電路主要包括 FPGA 主芯片兩片，分 別完成數(shù)字化相位測量和數(shù)字式移相信號發(fā)生器兩個主要功能單元，其 設(shè)計方法均采用 VHDL編程，我們采用的是 Altera放大通道放大整形相位差 計數(shù) 數(shù)據(jù)處理控 制顯示A 輸入B 輸入F P G A ....10 公司的 ACEXIK 系列芯片，其特點是將查找表（ LVT）和 EAB 相結(jié)合，提供了效率最高而價格低廉的結(jié)構(gòu)，我們所選用的 EP1K50 芯片的最大器件門數(shù)達到了 199000 門（其中門型可用門為 5000 個），擁有 249 個最大 I/O 引腳和 10 個 EAB 塊，具體設(shè)計見軟件設(shè)計部分。外圍電路主要由外部電源、時鐘產(chǎn)生電路、 鍵盤按鈕 等。 圖 移相網(wǎng)絡(luò)原理圖 電路工作原理的理論分析 設(shè)移相輸入電壓為 ui(s) C 點為 RC 高通濾波電路的輸出 公式 1 D 點為 RC 低通濾波電路的輸出 ? ? ? ?siSD UdS dU ??? 公式 2 由此可知 E 點電位為： 公式 3 B 輸出電位為： 公式 4 移相輸入A` 輸出B ` 輸出++++RRCCCDR1R2R3R4R5R6R7R8E...?????? ?RCd 1? ? ? ?siSC UdS SU ???? ? ? ? ? ?sisDsCSDSE UdS dkkKUUUU ????????? )1( 111)()()( ???????? ?? 21 21 RR RK? ? ? ?siSB UdS dkkkU ????? )1( 112 ???????? ?????????? ??566432 1 RR RRRK12 A 輸出電位為： 公式 5 B 輸出相對于 A 輸出的相移為： 公式 6 因為 K1 的變化范圍為 0～ 1，則 1? 的變化范圍為 0～ 90，要使θ值在 ??45 到 ??45 范圍內(nèi)變化，則只能使 2? = ?45 ，也就是要求 ??RC1 。 電路元件參數(shù)選擇 RC 參數(shù)的選擇要求 ??RC1 ，則當(dāng)輸入信號頻率為 100Hz 時 0 0/1 ???? ?RC 取 C=, R=160KΩ 當(dāng)輸入信號頻率為 1KHz 時 電容 C 取值不變， R=16KΩ 當(dāng)輸入信號頻率為 10KHz 時 電容 C 取值不變， R= KΩ 電位器選擇：取 0 到 50KΩ的可調(diào)電位器。 輸出電位器選擇： 2K 多圈電位器。 為了簡化設(shè)計，輸入級，放大級、整形級全部采用模擬集成電路來實現(xiàn)，共采用了三個高速模擬芯片： LH0033（緩沖器）、 MAX4016（雙運放）、 MAX902（雙電壓比較器）來實現(xiàn)，其中 LH0033 要求用177。 5V供電。 圖 放大整形單元電路圖 為了使相位儀的輸入阻抗大于 100K，我們現(xiàn)在選用了具有 FET 輸入的寬帶集成緩沖器 LH0033 做輸入級，該器件的輸入電阻高達 1010Ω，輸出電阻只有 10Ω，增益近似等于 1，帶寬可達 100MHZ，用它來做輸入級是非常理想的。 整形級選用輸出為 TTL 電平的高速集成雙電壓比較器 MAX902 來構(gòu)成，它比 TTL電路有觸發(fā)靈敏度高，因而可降低放大級增益的優(yōu)點，此外，還可把觸發(fā)電平調(diào)節(jié)電路直接設(shè)置在電壓比較器的輸入端，實現(xiàn)起來比較方便。 圖 相 位測量示意圖 對兩方波信號 CP CP2 信號進行異或，得到矩形波 CP3，用高頻方波脈沖對 CP1的一個周期進行計數(shù)，設(shè)計數(shù)值為 Y，對 CP3 的高電平時間進行計數(shù)，計數(shù)數(shù)值為 X，故相位差為： 整個相位差測量模塊可分為四個小模塊，分別是計數(shù)模塊 、數(shù)據(jù)溢出處理模塊 、 運算模塊 、 數(shù)據(jù)選擇模塊 。 根據(jù)課題要求，相位計數(shù)為（ 0~176。 ,相位差計算公式的計算公式為 使相位差的分辨力達到 176。而 a 的變化范圍為（ 0~b） ,因此當(dāng) b 滿足 b≥ 3600 時 a 的變化范圍大于（ 0~3600），滿足課題要求。在整個周期相同的一閘門 時間 T 內(nèi)的計數(shù)值為 N，會產(chǎn)生177。 即 Mf ? 0f 為基準(zhǔn)脈沖，應(yīng)大于 ,本設(shè)計采用的基準(zhǔn)脈沖頻率為 40MHZ。 圖 計數(shù)模塊頂層設(shè)計圖 數(shù)據(jù)溢出處理模塊 由于乘除法占用的資源很多，可能在一片芯片內(nèi)部都不能實現(xiàn)，通過移位模塊將要進行乘除法運算的數(shù)據(jù) X、 Y 同時 除以 2n(n 為移位的位數(shù) )，而對相位差計算 。 移位 設(shè)計 頂層圖如下 圖 ， VHDL 語言描述（ YIWEI）見附錄 。39。babann%1001 ?? N?16 Δφ = ?ba 在處理過程中，因為 VHDL 語言在處理除法運算過程中不能對浮點進行處理，為了避免誤差，只能先用乘法，再用除法，具體參照 vhdl 語言描述。 圖 乘法頂層設(shè)計圖 除法 設(shè)計 頂層圖如下 圖 ， VHDL 語言描述（ KCHUFA ）附錄 。），判斷 CP1 與 CP2 之間的超前和滯后的關(guān)系，使相位差的范圍為（ 0~176。 數(shù)據(jù)選擇模塊 設(shè)計 頂層如 圖 ， VHDL 語言描述（ XUSHU1）附錄 。 17 圖 譯碼電路圖 封裝元件如下圖 。 圖 數(shù)字移相信號發(fā)生器頂層模塊 各小模塊功能如下所示： 18 JISHUZ：實現(xiàn)計數(shù)模塊功能，用基本脈沖同 時對 CP1 的一個周期和 CP CP2 異或后的脈沖信號高電平時間計數(shù)， YIWEI：實現(xiàn)移位模塊功能，將計數(shù)值 X， Y 同時除二移位。 KCHUFA：實現(xiàn)除法運算。 SCAN_8_DOT: 實現(xiàn)動態(tài)掃描譯碼顯示 ， VHDL 語言描述 附錄 。 各輸入信號的流程圖如圖 。 圖 4. 11 位測量封裝元 仿真波形如下 。移位 Y39。x 3 6 0 0除數(shù)被除數(shù)3 6 0 0 * X39。選擇譯碼乘法運算輸出超前滯后判斷分頻輸出....C P 2C P 13 6 0 0 3 6 0 * X / Yf l ag19 數(shù)字移相信號發(fā)生器 該數(shù)字式移相信號發(fā)生器由鍵盤控制模塊、顯示控制模塊、可變模分頻器模塊、地址生成器模塊、波形數(shù)據(jù)存儲模塊等五個模塊。 鍵盤掃描 鍵盤掃描原理圖 如圖 所示，由分頻器電路、鍵盤掃描計數(shù)器電路、鍵盤 column 和 row 按鍵檢測電路、按鍵抖動消除電路、鍵盤編碼電路等組成 . 鍵盤掃描頻率一般為 1KHZ 左右，按鍵（ key_pressed）為使能 0 位，當(dāng)使用者尚未按下鍵盤時， key_pressed=’ 1’ ,此時由 0～ 15 反復(fù)計數(shù)，并輸出計數(shù)值作為按鍵檢測電路的輸入掃描鍵盤，直到使用者按下鍵盤時 key_pressed=’ 0’ ，計數(shù)器停止持續(xù)輸出計數(shù)值。 鍵盤掃描 設(shè)計 頂層電路如圖 ， VHDL 語言描述（ JIANPAN_G） 附錄 。 圖 鍵盤控制頂層設(shè)計圖 20 顯示控制模塊 液晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點，在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中應(yīng)用廣泛。 DM162 液晶模塊內(nèi)部的字符發(fā)生存儲器（ CGROM）已經(jīng)存儲了 160 個不同的點陣字符圖形，這些字符有：阿拉伯?dāng)?shù)字、英文字母的大小寫、常用的符號、和日文假名等，每一個字 符都有一個固定的代碼，比如相位符號 θ 的代碼是 11110010B（ F2H），顯示時模塊把地址 F2H 中的點陣字符圖形顯示出來，我們就能看到字母 θ 。 圖 顯示控制電路圖 帶有小數(shù)點的顯示掃描模塊 如圖 ， VHDL 語言描述（ SCAN4_8_DOT）附錄 。這樣就滿足了題目中相位差步進為 1о的要求。 21 在此模塊中也引出了兩個方波波形，此方波隨鍵盤輸入頻率相位值不同而改變。 波形存儲 設(shè)計頂層 如圖 ， VHDL 語言描述（ COSIN_32）附錄 。 圖 余弦函數(shù)頂層設(shè)計圖 地址生成器模塊 對波形存儲器存儲的每一個數(shù)據(jù)都賦一個地址，每個數(shù)據(jù)都對應(yīng)一個固定地址，在讀取某一數(shù)據(jù)時，可通過它的地址對它尋址讀取。鍵盤輸入移相值并通過二進制轉(zhuǎn)化為 ADD_X數(shù)值，通過地址累加 COUNT=COUNT+1 得到新地址。而移相地址為 ADD2=ADD1+ADD_X。 地址生成器 設(shè)計 頂層 如圖 ， VHDL 語言描述（ cosin_180）附錄 。 22 圖 BCD 碼轉(zhuǎn)換成 10 位二進制碼電路圖 封裝元件如圖 。 圖 輸出選擇頂層設(shè)計圖 將地址生成器和波形存儲模塊連接電路圖 。 圖 封裝元件 可變模分頻器模塊 對一基準(zhǔn)頻率進行可變模分頻，當(dāng)基準(zhǔn)頻率足夠大，改變模的大小得到不同頻率的脈沖信號。 移相數(shù)字信號發(fā)生器一個周期的數(shù)據(jù)采樣點的 個數(shù)為 360 個點，若移相數(shù)字信號發(fā)生器的輸出的正弦信號頻率為 f, 對存儲器的讀數(shù)脈沖頻率既變模分頻器的輸出頻率f0=360*f, 基準(zhǔn)脈沖頻率為 40MHZ，變模分頻器的模 M 的表達式為 ? ? fff /11111136040/40 ??? ? ??? ? ??? ? 實現(xiàn)除法電路，預(yù)定被除數(shù)為 111111,輸入的除數(shù)為要預(yù)制的移相數(shù)字信號發(fā)生器輸出正弦波信號頻率大小。 對基準(zhǔn)頻率信號（ 40MHZ）進行 M 分頻，便可得到對地址生成器和波形存儲器讀出速度脈沖 . 除法電路 設(shè)計 頂層模塊 如圖 ， VHDL 語言描述（ CHUFA_1）附 錄 圖 除法電路設(shè)計頂層圖 分頻電路 設(shè)計 頂層 模塊 如圖 ， VHDL 語言描述（ CP_PINLV）附錄 。 圖 BCD 碼轉(zhuǎn)換成 14 位二進制碼電路圖 24 封裝元件如圖 圖 轉(zhuǎn)換電路封裝元件 可變模分頻器模塊電路連接如下圖 。 圖 可變模分頻器頂層文件 移相數(shù)字信號發(fā)生器頂層模塊如下圖 。 JIAN_CTRL： 鍵盤控制 。 SCAN_8_DOT: 帶有小數(shù)點的顯示掃描模塊 。 BOX_CTRL: 片選 。 封裝元件如下圖 。 用 VHDL 語言描述頻率測量原理的過程如下 圖 。 基準(zhǔn)信號經(jīng)過分頻后得到周期為 、 ，占空比接近為 1 的閘門脈沖信號，并以次作為被測信號的閘門時間對被測信號同時計數(shù)，并判斷計數(shù)值的大小。 flag1 的優(yōu)先級最高，只要 flag1=1, 數(shù)據(jù)選擇顯示器立即選擇 count1 顯示。 Flag3 的優(yōu)先級最低，只有當(dāng) flag1=0， flag2=0， flag3=1 時，數(shù)據(jù)選擇顯示器才選擇 count3 顯示。 經(jīng)過分頻等到一個高電平時間為 1s 的閘門脈沖信號，十進制計數(shù)器直接把計數(shù)，結(jié)果轉(zhuǎn)化為 BCD 碼，然后右閘門脈沖信號的下降沿將計數(shù)結(jié)果鎖存，并輸出 。 27 圖 頻率測量電路 設(shè)計模塊 各小模塊功能如下： FENPING：將基準(zhǔn)頻率進行 分頻。 JISHU1：以 為閘門時間，進行 BCD 碼計數(shù)。 JISHU2：以 為閘