可編程邏輯器件-展示頁
2025-01-04 12:06本頁面
【正文】 （ 6） 提高系統(tǒng)的可靠性： 用 PLD器件設(shè)計的系統(tǒng)減少了芯片數(shù)量和印制板面積，減少相互間的連線，增加了平均壽命 , 提高抗干擾能力，從而增加了系統(tǒng)的可靠性；3/1/2023 7PLD是 70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了PROM、 FPLA、 PAL、 GAL、 EPLD 和 FPGA及 iSP 等。器件的邏輯功能無法被讀出，有效地防止電路被抄襲。這不僅簡化了系統(tǒng)設(shè)計，而且減少了級間延遲，提高了系統(tǒng)的處理速度；3/1/2023 6 （ 7） 系統(tǒng)具有加密功能： 多數(shù) PLD器件，如 GAL或高密度可編程邏輯器件，本身具有加密功能。 （ 2） 增強(qiáng)邏輯設(shè)計的靈活性： 使用 PLD器件設(shè)計的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制；用戶可隨時修改。3/1/2023 5 PLD設(shè)計數(shù)字系統(tǒng)的特點(diǎn)采用 PLD設(shè)計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點(diǎn)： （ 1） 減小系統(tǒng)體積： 單片 PLD有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片。器 件 編 程功能仿真設(shè)計輸入 原理圖 硬件描述語言設(shè)計實(shí)現(xiàn) 優(yōu)化 合并、映射 布局、布線器件測試時序仿真設(shè)計實(shí)現(xiàn)： 生成下載所需的各種文件。3/1/2023 4 PLD設(shè)計流程 基于可編程邏輯器件設(shè)計分為三個步驟：設(shè)計輸入、設(shè)計實(shí)現(xiàn)、編程。當(dāng)然，僅有硬件還不夠，還要有 EDA軟件。其特點(diǎn)是：1. 用戶可編程，可加密，因此使用方便；2. 組成的系統(tǒng)體積小，功耗低，可靠性高，集成度高；3. 適合批量生產(chǎn)。3. 用戶不可編程。（一）定制型：由用戶提出功能，交工廠生產(chǎn)。特點(diǎn)：1. 可實(shí)現(xiàn)預(yù)定制的邏輯功能，但功能相對簡單；2. 構(gòu)成復(fù)雜系統(tǒng)時，功耗大、可靠性差，靈活性差。第八章 可編程邏輯器件 可編程陣列邏輯 (PAL) 通用陣列邏輯 (GAL) 高密度 PLD 現(xiàn)場可編程門陣列（ FPGA） 概述 現(xiàn)場可編程邏輯陣列 (FPLA)3/1/2023 1 概述目前集成電路分為 通用型 和 專用型 兩大類。通用集成電路 ：如前面講過的 SSI， MSI， CPU等。專用型集成電路 （ ASIC）分為定制型和半定制型。其特點(diǎn)是1. 體積小、功耗低、可靠性高 ,2. 批量小時成本高，設(shè)計制造周期長。一、數(shù)字集成電路按邏輯功能分類3/1/2023 2（二）半定制型：是廠家作為通用產(chǎn)品生產(chǎn)，而邏輯功能由用戶自行編程設(shè)計的 ASIC芯片 ,如可編程邏輯器件（PLD）。二、電子設(shè)計自動化（ EDA－ Electronic Design Automation）簡介1. PLD是實(shí)現(xiàn)電子設(shè)計自動化的硬件基礎(chǔ)； 3/1/2023 3基于芯片的設(shè)計方法可編程器件芯 片 設(shè) 計電路板的設(shè)計電 子 系 統(tǒng)傳統(tǒng)電子系統(tǒng)設(shè)計方法固定功能元件電路板的設(shè)計電 子 系 統(tǒng)EDA是 “基于芯片的設(shè)計方法 ”：傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法是 “固定功能集成塊 +連線 ”，見圖。本章只介紹硬件。其設(shè)計流程如下圖。器件編程： 即 “下載 ”和 “配置 ”，即將編程數(shù)據(jù)放到具體的可編程器件中。（低密度 PLD小于 700門 /片，高密度 PLD每片達(dá)數(shù)萬門，最高達(dá) 25萬門）。 （ 3） 縮短設(shè)計周期： 由于可完全由用戶編程，用 PLD設(shè)計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短； （ 4）用 PLD與或兩級結(jié)構(gòu)實(shí)現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。設(shè)計者在設(shè)計時選中加密項，可編程邏輯器件就被加密。 （ 5）由于 PLD集成度高，測試與裝配的量大大減少。前四種屬于低密度 PLD，后三種屬高密度 PLD。② 也可簡單地在對應(yīng)的與門中畫叉，因此 E=D=0。3/1/2023 10PLD中用的邏輯圖符號3/1/2023 11 下圖給出最簡單的 PROM電路圖，右圖是左圖的簡化形式。 在這種結(jié)構(gòu)中，與陣列可編程，或陣列中每個或門所連接的乘積項是固定的，見下頁圖。3/1/2023 14 每
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