【正文】 錯(cuò)誤的分配。 在這個(gè)階段，考慮寫一個(gè)只包含端口分配的HDL文件。如果某個(gè)FPGA提供了片內(nèi)端接，那么它也可能適用于其他兼容性規(guī)則。如果某個(gè)特定塊所選擇的I/O標(biāo)準(zhǔn)需要參考電壓信號(hào)，記住先不要分配這些引腳。在這個(gè)階段，可能需要仔細(xì)權(quán)衡同時(shí)開(kāi)關(guān)輸出(SSO)和不兼容I/O標(biāo)準(zhǔn)等設(shè)計(jì)問(wèn)題，尤其是當(dāng)你具有很多個(gè)高速輸出或使用了好幾個(gè)不同的I/O標(biāo)準(zhǔn)時(shí)。例如，你可能需要先分配串行總線和時(shí)鐘信號(hào)，因?yàn)樗鼈兺ǔＶ环峙涞揭恍┨囟ㄒ_。 3. 考慮使用第二個(gè)電子數(shù)據(jù)表制訂FPGA的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支持差分信號(hào)對(duì)和全局及局部時(shí)鐘、哪些需要參考電壓。但不管是哪一種情況，在為I/O引腳分配信號(hào)時(shí)，都有一些需要牢記的共同步驟： 1. 使用一個(gè)電子數(shù)據(jù)表列出所有計(jì)劃的信號(hào)分配，以及它們的重要屬性，例如I/O標(biāo)準(zhǔn)、電壓、需要的端接方法和相關(guān)的時(shí)鐘。 FPGA設(shè)計(jì)的注意事項(xiàng)I/O信號(hào)分配 可提供最多的多功能引腳、I/O標(biāo)準(zhǔn)、端接方案和差分對(duì)的FPGA在信號(hào)分配方面也具有最復(fù)雜的設(shè)計(jì)指導(dǎo)原則。 FPGA主要生產(chǎn)廠商介紹　　Altera　　Xilinx　　Actel　　Lattice　　其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。設(shè)計(jì)軟件供應(yīng)商Magma推出的綜合工具Blast FPGA能幫助建立優(yōu)化的布局，加快時(shí)序的收斂。 　　幸運(yùn)地是，F(xiàn)PGA廠商、EDA工具供應(yīng)商正在通力合作解決65nm FPGA獨(dú)特的設(shè)計(jì)挑戰(zhàn)。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測(cè)，由此帶來(lái)更嚴(yán)重的時(shí)序收斂問(wèn)題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于FPGA前所未有的性能和能力水平而帶來(lái)的新的設(shè)計(jì)挑戰(zhàn)。 FPGA配置模式　　FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。 加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。 FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。 　　5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 　　3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。FPGA的基本特點(diǎn)主要有： 　　1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。一個(gè)因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。 　　CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD和FPGA包括了一些相對(duì)大數(shù)量的可以編輯邏輯單元。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。 　　FPGA一般來(lái)說(shuō)比ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。 　　系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。6. 理解不同存儲(chǔ)器的工作原理及驅(qū)動(dòng)方式。4. 采用51系列單片機(jī)IP核在FPGA上實(shí)現(xiàn)流水燈效果。2. 熟練掌握QuartusII以及NiosIIEDS軟件的使用方法。掌握基本MATLAB程序設(shè)計(jì)方法，為數(shù)字系統(tǒng)的算法分析打下良好的基礎(chǔ)。通過(guò)高級(jí)編程語(yǔ)言或匯編語(yǔ)言實(shí)現(xiàn)基本并口讀寫操作，在第三方單片機(jī)IP核在FPGA上實(shí)現(xiàn)流水燈控制。日照職業(yè)技術(shù)學(xué)院實(shí)習(xí)報(bào)告一、實(shí)習(xí)時(shí)間2010年3月1日～2010年3月19日二、實(shí)習(xí)地點(diǎn)長(zhǎng)安大學(xué)雁塔校區(qū)電子科學(xué)與技術(shù)專業(yè)實(shí)驗(yàn)室三、實(shí)習(xí)的目的和意義掌握數(shù)字系統(tǒng)的設(shè)計(jì)方法，實(shí)現(xiàn)VGA顯示控制電路。掌握偏上系統(tǒng)軟硬件的協(xié)同設(shè)計(jì)過(guò)程。理解各種存儲(chǔ)器件的控制方法，通過(guò)閱讀存儲(chǔ)器的數(shù)據(jù)手冊(cè)能夠在FGPA芯片上架設(shè)控制端口并配置相關(guān)參數(shù)。四、實(shí)習(xí)要求1. 熟練掌握VHDL語(yǔ)言。3. 通過(guò)VHDL語(yǔ)言在FPGA上實(shí)現(xiàn)方塊運(yùn)動(dòng)動(dòng)畫效果。5. 通過(guò)軟硬件協(xié)同設(shè)計(jì)應(yīng)用NiosII處理器實(shí)現(xiàn)流水燈效果或電子表功能。五、理論內(nèi)容 FPGA介紹FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 FPGA的特點(diǎn)目前以硬件描述語(yǔ)言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。 　　早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD邏輯門的密度在幾千到幾萬(wàn)個(gè)邏輯單元之間，而FPGA通常是在幾萬(wàn)到幾百萬(wàn)。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。 CPLD和FPGA另外一個(gè)區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。 FPGA工作原理　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 　　2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 　　4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 　　可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。因此，F(xiàn)PGA的使用非常靈活。　　如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并行設(shè)計(jì)的復(fù)雜性等問(wèn)題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問(wèn)題。 　　例如，領(lǐng)先FPGA廠商Xilinx最近推出的Virtex5系列采用65nm工藝，可提供高達(dá)33萬(wàn)個(gè)邏輯單元、1,200個(gè)I/O和大量硬IP塊。此外，針對(duì)不同應(yīng)用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時(shí)鐘管理和電壓分配問(wèn)題變得更加困難。不久以前，Synplicity與Xilinx宣布成立超大容量時(shí)序收斂聯(lián)合工作小組，旨在最大程度幫助地系統(tǒng)設(shè)計(jì)工程師以更快、更高效的方式應(yīng)用65nm FPGA器件。最近FPGA的配置方式已經(jīng)多元化。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH工藝。盡管Altera的FPGA器件沒(méi)有設(shè)計(jì)指導(dǎo)原則(因?yàn)樗鼘?shí)現(xiàn)起來(lái)比較容易)，但賽靈思的FPGA設(shè)計(jì)指導(dǎo)原則卻很復(fù)雜。 2. 檢查制造商的塊/區(qū)域兼容性準(zhǔn)則。 4. 利用以上兩個(gè)電子數(shù)據(jù)表的信息和區(qū)域兼容性準(zhǔn)則，先分配受限制程度最大的信號(hào)到引腳上，最后分配受限制最小的。 5. 按照受限制程度重新分配信號(hào)總線。如果你的設(shè)計(jì)需要局部/區(qū)域時(shí)鐘，你將可能需要使用高速總線附近的管腳，最好提前記住這個(gè)要求，以免最后無(wú)法為其安排最合適的引腳。差分信號(hào)的分配始終要先于單端信號(hào)。 6. 在合適的地方分配剩余的信號(hào)。然后通過(guò)使用供應(yīng)商提供的工具或使用一個(gè)文本編輯器手動(dòng)創(chuàng)建一個(gè)限制文件，為I/O標(biāo)準(zhǔn)和SSO等增加必要的支持信息。 這將使你在設(shè)計(jì)的初始階段就和布局工程師一起工作，共同規(guī)劃PCB的走線、冗余規(guī)劃、散熱問(wèn)題和信號(hào)完整性。 基于CMOS的設(shè)計(jì)主要消耗三類切率：內(nèi)部的（短路）、漏電的（靜態(tài)的）以及開(kāi)關(guān)的（電容）。漏電功耗是CMOS工藝普遍存在的寄生效應(yīng)引起的。開(kāi)關(guān)功耗與短路功耗合在一起稱為動(dòng)態(tài)功耗。降低靜態(tài)功耗雖然靜態(tài)電流與動(dòng)態(tài)電流相比可以忽略不計(jì)，然而對(duì)電池供電的手持設(shè)備就顯得十分重要，在設(shè)備通電而不工作時(shí)更是如此。在易失性技術(shù)中，保持編程信息也需一定的靜態(tài)功率。下面介紹幾種降低靜態(tài)功耗的設(shè)計(jì)方法：　　?驅(qū)動(dòng)輸入應(yīng)有充分的電壓電平，因而所有晶體管都是完全通導(dǎo)或關(guān)閉的。　　?少用驅(qū)動(dòng)電阻或雙極晶體管，這些器件需維持一個(gè)恒定電流，從而增加了靜態(tài)電流。懸空的時(shí)鐘輸入會(huì)大大增加靜態(tài)電流。　　eX器件LP方式引腳的使用　　Actel eX系列設(shè)計(jì)了特殊的低功率“休眠”模式。在低功率模式下，所有I/O（除時(shí)鐘輸入外）都處于三態(tài)，而內(nèi)核全部斷電。同樣，用戶也應(yīng)關(guān)閉所有通過(guò)CLKA、CLKB以及HCLK輸入的時(shí)鐘?！　∮袝r(shí)用戶很難阻止時(shí)鐘進(jìn)入器件。這樣，時(shí)鐘將通過(guò)靠近時(shí)鐘引腳的正常輸入進(jìn)入器件，再通過(guò)CLKINT向器件提供時(shí)鐘資源。當(dāng)然，幸好這在多數(shù)低功率設(shè)計(jì)中是可以接受的?！　〈送膺€要注意，CLKINT只可用作連線時(shí)鐘，HCLK并不具備將內(nèi)部走線網(wǎng)連接到HCLK的能力，因而HCLK資源不能被常規(guī)輸入驅(qū)動(dòng)?！　〗档蛣?dòng)態(tài)功耗　　動(dòng)態(tài)功耗是在時(shí)鐘工作且輸入正在開(kāi)關(guān)時(shí)的功耗。動(dòng)態(tài)功耗包括幾個(gè)成分，主要是電容負(fù)載充電與放電（內(nèi)部與I/O）以及短路電流。如果器件驅(qū)動(dòng)多個(gè)I/O負(fù)載，大量的動(dòng)態(tài)電流構(gòu)成總功耗的主要部分?？偣氖敲總€(gè)驅(qū)動(dòng)器功耗之總和。對(duì)低功率設(shè)計(jì)，需要從系統(tǒng)至工藝的每個(gè)設(shè)計(jì)級(jí)別中采取相應(yīng)預(yù)防措施，級(jí)別越高，效果越好。通常的分類方法是：　　將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點(diǎn),但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點(diǎn): ①CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時(shí)序邏輯。 ②CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。CPLD通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程,FPGA主要通過(guò)改變內(nèi)部連線的布線來(lái)編程。 ④FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無(wú)需外部存儲(chǔ)器芯片,使用簡(jiǎn)單。 ⑥CPLD的速度比FPGA快,并且具有較大的時(shí)間可預(yù)測(cè)性。 ⑦在編程方式上,CPLD主要是基于E2PROM或FLASH存儲(chǔ)器編程,編程次數(shù)可達(dá)1萬(wàn)次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。 ⑧CPLD保密性好,FPGA保密性差。 FPGA的應(yīng)用　　FPGA的應(yīng)用可分為三個(gè)層面：電路設(shè)計(jì)，產(chǎn)品設(shè)計(jì)，系統(tǒng)設(shè)計(jì)　　1．電路設(shè)計(jì)中FPGA的應(yīng)用　　連接邏輯，控制邏輯是FPGA早期發(fā)揮作用比較大的領(lǐng)域也是FPGA應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用FPGA的難度還是比較大的這要求開(kāi)發(fā)者要具備相應(yīng)的硬件知識(shí)（電路知識(shí)）和軟件應(yīng)用能力（開(kāi)發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開(kāi)發(fā)成功的產(chǎn)品將變成市場(chǎng)主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng)用在不遠(yuǎn)的將來(lái)，通用和專用IP的設(shè)計(jì)將成為一個(gè)熱門行業(yè)！搞電路設(shè)計(jì)的前提是必須要具備一定的硬件知識(shí)．在這個(gè)層面，干重于學(xué)，當(dāng)然，快速入門是很重要的，越好的位子越不等人電路開(kāi)發(fā)是黃金飯碗． 　　2．產(chǎn)品設(shè)計(jì)　　把相對(duì)成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開(kāi)發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合問(wèn)題，另外還有就