【正文】 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計輔助工具，集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。. QuartusII以及NiosIIEDS軟件介紹 QuartusII簡介Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。其優(yōu)點是可以編程任意次,可在工作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 ⑤CPLD比FPGA使用起來更方便?！　⒁圆楸矸ńY(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。多數(shù)動態(tài)功率是內(nèi)部或外部電容向器件充、放電消耗的?！　〔捎眠@種輸入電路后，由于常規(guī)I/O是三態(tài)的，因此用戶不必擔(dān)心時鐘進入器件。在該引腳驅(qū)動至高電平800ns后，器件進入極低功率待機模式，待機電流小于100μA?？谷蹟嗍且环N非易失性技術(shù)，因此信息存儲不消耗靜態(tài)電流。當(dāng)門電路瞬變時，VDD與地之間短路連接消耗內(nèi)部功率。如果某個FPGA提供了片內(nèi)端接，那么它也可能適用于其他兼容性規(guī)則。 3. 考慮使用第二個電子數(shù)據(jù)表制訂FPGA的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支持差分信號對和全局及局部時鐘、哪些需要參考電壓。設(shè)計軟件供應(yīng)商Magma推出的綜合工具Blast FPGA能幫助建立優(yōu)化的布局，加快時序的收斂。 FPGA配置模式　　FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運行。 　　CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。 　　FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。6. 理解不同存儲器的工作原理及驅(qū)動方式。通過高級編程語言或匯編語言實現(xiàn)基本并口讀寫操作，在第三方單片機IP核在FPGA上實現(xiàn)流水燈控制。四、實習(xí)要求1. 熟練掌握VHDL語言。 FPGA的特點目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至FPGA上進行測試，是現(xiàn)代IC設(shè)計驗證的技術(shù)主流。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。 　　2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。 　　例如，領(lǐng)先FPGA廠商Xilinx最近推出的Virtex5系列采用65nm工藝，可提供高達33萬個邏輯單元、1,200個I/O和大量硬IP塊。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH工藝。 5. 按照受限制程度重新分配信號總線。然后通過使用供應(yīng)商提供的工具或使用一個文本編輯器手動創(chuàng)建一個限制文件，為I/O標(biāo)準(zhǔn)和SSO等增加必要的支持信息。開關(guān)功耗與短路功耗合在一起稱為動態(tài)功耗?！　?少用驅(qū)動電阻或雙極晶體管，這些器件需維持一個恒定電流，從而增加了靜態(tài)電流。同樣，用戶也應(yīng)關(guān)閉所有通過CLKA、CLKB以及HCLK輸入的時鐘?！　〈送膺€要注意，CLKINT只可用作連線時鐘，HCLK并不具備將內(nèi)部走線網(wǎng)連接到HCLK的能力，因而HCLK資源不能被常規(guī)輸入驅(qū)動?？偣氖敲總€驅(qū)動器功耗之總和。 ②CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 ⑥CPLD的速度比FPGA快,并且具有較大的時間可預(yù)測性。 FPGA的應(yīng)用　　FPGA的應(yīng)用可分為三個層面：電路設(shè)計，產(chǎn)品設(shè)計，系統(tǒng)設(shè)計　　1．電路設(shè)計中FPGA的應(yīng)用　　連接邏輯，控制邏輯是FPGA早期發(fā)揮作用比較大的領(lǐng)域也是FPGA應(yīng)用的基石．事實上在電路設(shè)計中應(yīng)用FPGA的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識（電路知識）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計者應(yīng)用在不遠的將來，通用和專用IP的設(shè)計將成為一個熱門行業(yè)！搞電路設(shè)計的前提是必須要具備一定的硬件知識．在這個層面，干重于學(xué)，當(dāng)然，快速入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗． 　　2．產(chǎn)品設(shè)計　　把相對成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點在性能，后者對價格敏感產(chǎn)品設(shè)計以實現(xiàn)產(chǎn)品功能為主要目的，F(xiàn)PGA技術(shù)是一個實現(xiàn)手段在這個領(lǐng)域，F(xiàn)PGA因為具備接口，控制，功能IP，內(nèi)嵌CPU等特點有條件實現(xiàn)一個構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計將是FPGA技術(shù)應(yīng)用最廣大的市場，具有極大的爆發(fā)性的需求空間產(chǎn)品設(shè)計對技術(shù)人員的要求比較高，路途也比較漫長不過現(xiàn)在整個行業(yè)正處在組建＂首發(fā)團隊＂的狀態(tài)，只要加入，前途光明產(chǎn)品設(shè)計是一種職業(yè)發(fā)展方向定位，不是簡單的愛好就能做到的！產(chǎn)品設(shè)計領(lǐng)域會造就大量的企業(yè)和企業(yè)家，是一個近期的發(fā)展熱點和機遇　　3．系統(tǒng)級應(yīng)用　　系統(tǒng)級的應(yīng)用是FPGA與傳統(tǒng)的計算機技術(shù)結(jié)合，實現(xiàn)一種FPGA版的計算機系統(tǒng)如用Xilinx　V4, V5系列的FPGA，實現(xiàn)內(nèi)嵌POWER　PC　CPU, 然后再配合各種外圍功能，實現(xiàn)一個基本環(huán)境，在這個平臺上跑LINIX等系統(tǒng)這個系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對于快速構(gòu)成FPGA大型系統(tǒng)來講是很有幫助的?！　uartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。和第一代相比，Nios II核平均占用不到50%的FPGA資源，而計算性能增長了1倍。 　　Nios II系列能夠滿足任何應(yīng)用32位嵌入式微處理器的需要，客戶可以將第一代Nios處理器設(shè)計移植到某種Nios II處理器上，Altera將長期支持現(xiàn)有FPGA系列上的第一代Nios處理器。 　　長期以來，Altera一直推行嵌入式處理器戰(zhàn)略的原因是，隨著應(yīng)用的ASIC開發(fā)日益受到成本的困擾，OEM日漸轉(zhuǎn)向FPGA來構(gòu)建自己的系統(tǒng)。 　　在HardCopy II結(jié)構(gòu)化ASIC中實現(xiàn)Nios II處理器 　　Nios II系列嵌入式處理器具有三個處理器內(nèi)核，可實現(xiàn)較大范圍的嵌入式處理應(yīng)用。HardCopy器件設(shè)計流程使設(shè)計人員可以在一個FPGA中測試、驗證其設(shè)計。 MC8051功能特點采用完全同步設(shè)計：指令集和標(biāo)準(zhǔn)8051微控制器完全兼容；指令執(zhí)行時間為l～4個時鐘周期，執(zhí)行性能優(yōu)于標(biāo)準(zhǔn)805l微控制器8倍左右；用戶可選擇定時／計數(shù)器、串行接口單元的數(shù)量，最多可增加到256組；新增特殊功能寄存器用于選擇不同的定時／計數(shù)器、串行接口單元；可選擇是否使用乘法器(乘法指令MUL)；可選擇是否使用除法器(除法指令DIV)；可選擇是否使用十進制調(diào)整功能(十進制調(diào)整指令DA)；I/0口不復(fù)用，無雙向數(shù)據(jù)I／O端口，輸入、輸出端口獨立；內(nèi)部帶256Byte RAM；⑾最多可擴展至64 KB的ROM和64 KB的RAM；與工藝無關(guān)，可通過修改VHDL源代碼擴展及參數(shù)化設(shè)置 MC8051結(jié)構(gòu)及設(shè)計層次圖1給出MC805l_eore的頂層設(shè)計模塊及其子模塊包括頂層的各個信號端口及3個存儲器模塊同時給出了頂層的輸入輸出I／O口定時/計數(shù)器和串行接口單元，對應(yīng)于圖中的MC805l_tmrctr和MC8051_siu模塊，數(shù)量可選擇，圖中用虛線表示MC8051 IP核與工業(yè)標(biāo)準(zhǔn)8051單片機不同，MC8051的輸入、輸出并口分別映射到獨立的端口上其頂層各I／O信號的描述如表l所示 MC805lIP核的設(shè)計層次及對應(yīng)的VHDL文件如圖2所示，它由定時／計數(shù)器、ALU算數(shù)邏輯單元、串行接口單元和控制單元組成RAM及ROM模塊不包括在IP核內(nèi)盡管MATLAB開始并不是為控制理論與系統(tǒng)的設(shè)計者們編寫的，但以它“語言”化的數(shù)值計算、強大的矩陣處理及繪圖功能等很快就為自動控制界研究人員所矚目。下圖是10241位的SRAM結(jié)構(gòu)示意圖。地址譯碼器完成存儲單元的選擇，通常有線性譯碼(單譯碼)和復(fù)合譯碼(雙譯碼)兩種方式。（2）典型SRAM芯片Intel 6116目前各種中、高檔PC系列微機和工作站普遍采用SRAM芯片組成CPU外部的高速緩沖存儲器Cache，在一般的單片機開發(fā)系統(tǒng)、單板機系統(tǒng)及早期的低檔微機中，多采用SRAM構(gòu)成存儲器的RAM子系統(tǒng)。產(chǎn)品資料根據(jù)CE, RAS,CAS 和WE 信號狀態(tài)，以表格形式描述內(nèi)存命令。如PC2700是DDR333，其工作頻率是333/2=166MHz。圖4 閃存存儲單元結(jié)構(gòu)圖與場效應(yīng)管一樣，閃存也是一種電壓控制型器件。 　　NAND閃存被廣泛用于移動存儲、數(shù)碼相機、 MP3播放器、掌上電腦等新興數(shù)字設(shè)備中。 　　NOR的特點是芯片內(nèi)執(zhí)行(XIP, eXecute In Place),這樣應(yīng)用程序可以直接在flash閃存內(nèi)運行,不必再把代碼讀到系統(tǒng)RAM中。每顯示行包括800點，其中640點為有效顯示區(qū)，160點為行消隱期（非顯示區(qū)）。 在設(shè)計彩色PDP的存儲和控制電路時，使用了Altera公司的FPGA來對圖像進行存儲和整理，并產(chǎn)生驅(qū)動電路需要的各種控制波形。場狀態(tài)機v_state開始時進入v_video狀態(tài)，對應(yīng)了每場的有效顯示行，場計數(shù)器v_t的計數(shù)值每行加1。 彩條信號產(chǎn)生模塊包括了彩條模式控制、豎彩條發(fā)生和橫彩條發(fā)生等三個模塊。 圖9彩條模式控制模塊有一個控制輸入端子，它通過下拉電阻接地，一個常開按鈕接電源。從圖10和圖11中還可以看出,復(fù)合消隱信號cBlank的行消隱期比行同步信號10(的低電平脈沖寬度要寬。 b11111111。 counter=counter+1。b1_0111_1101_0111_1000_0100_0000)b0000000)b11111111。 end（2）點擊FileNew..在該項目下新建Verilog ，輸入上面的源程序代碼并保存。后面的幾行分別是鎖定CLK和8個LED的引腳。在這種方式下，算法結(jié)果可以在進入下一階段和編譯至目標(biāo)FPGA平臺之前進行驗證。Flash編程設(shè)計是IDE Flash Programmer的關(guān)鍵組成部分。CoDeveloper的輸出軟件和輸出硬件功能將從CoDeveloper輸出生成的硬件和軟件文件給新創(chuàng)建的Quartus項目。軟件程序：i nclude i nclude i nclude int main (void) __attribute__ ((weak, alias (alt_main)))。 　　　} IOWR_ALTERA_AVALON_PIO_DATA(LED_BASE, led)。七、實習(xí)總結(jié)短暫的畢業(yè)實習(xí)很快就過去了，通過這十幾天的實習(xí)，我得到了很大的收獲，這些都是平時在課堂理論學(xué)習(xí)中無法學(xué)到的，我主要的收獲有以下幾點：(1) 在將基礎(chǔ)知識學(xué)習(xí)階段首先，我們了解到隨著集成電路工藝技術(shù)的不斷發(fā)展和集成度的提高，嵌入式系統(tǒng)由板級向芯片級過渡，形成一種新的設(shè)計方法一片上系統(tǒng)(System on Chip，簡稱SoC)。其次，我們在進一步學(xué)習(xí)中還得到以下收獲：1．掌握了幾種基本的集成電路設(shè)計軟件工具的使用，器件的連接方法，編程語言程序的規(guī)范；2．了解了一般簡單仿真和綜合程序的使用方法，掌握了一般51系列單片機IP核的原理及在FPGA操作平臺下的操作技巧和編寫代碼的注意事項； 3．熟悉了整個集成電路制造，IC產(chǎn)業(yè)流程； 4．本次實習(xí)大大增強了我們的團隊合作精神，培養(yǎng)了我們可俯瞰苦難、學(xué)習(xí)新知識的能力和細心嚴(yán)謹(jǐn)?shù)淖黠L(fēng)。編寫每一條指令，都得對機器，對工作，對人負責(zé)。自己的動手能力在實習(xí)中得到很大的鍛煉。相信這些寶貴的經(jīng)驗會成為我今后成功的最重要的基石。在實習(xí)的前期基礎(chǔ)知識和軟件培訓(xùn)課程中，因為急于開始動手操作，以致部分內(nèi)容沒有很好的理解，掌握的不夠扎實，在之后的實踐中也證明了這一點，因此，本次實習(xí)也使我明白了不可以輕易地跳躍性學(xué)習(xí)，要按照要求，一步一步，踏踏實實