【正文】 算過，如果為50MHz，那么當(dāng)n為48位時，其分辨率可達179nHz。從實現(xiàn)方式上看，有如下特色：(1) 引入8級級聯(lián)的BCD比例乘法器，將頻率分辨率提高100萬倍！(2) 利用FPGA內(nèi)部嵌入式存儲單元，在FPGA內(nèi)部集成了2Kbit容量雙端口RAM，降低了硬件難度，提高了系統(tǒng)可靠性。根據(jù)奈奎斯特（Nyquist）定理，即采樣頻率必須不小于被采樣信號的最高頻率，否則原信號不能被恢復(fù)，所以當(dāng)時，得到最高合成頻率，當(dāng)然，這僅是理論值，實際上與D/A精度、轉(zhuǎn)換速度，濾波網(wǎng)絡(luò)性能密切相關(guān)，一般取，例如，晶振時鐘為100MHz時，可知輸出合成波頻率將出現(xiàn)在較寬頻段上。根據(jù)前面的講述，可以得到一下公式： 其中，是輸出波形的周期，n是相位累加器位數(shù)，m是相位累加器步長，是輸入波形周期。(4)輸出頻率范圍寬。因此，DDS的相位誤差主要依賴于時鐘的相位特性，相位誤差小。(3) DDS中相位改變是線性過程。其中，信號處理的時延與時鐘周期相關(guān)。在DDS中，一個頻率的建立時間通常取決于濾波器的帶寬。DDS的頻率分辨率在固定時，取決于相位累加器的位數(shù)n，只要n足夠大，理論上就可以獲得相應(yīng)的分辨率精度，這是傳統(tǒng)方法難以實現(xiàn)的。因此，為了取出主頻，必須在D/A轉(zhuǎn)換器的輸出端接入截止頻率為的低通濾波器。對D/A輸出的階梯波S(t)進行頻譜分析，可知S(t)中除了主頻外，還存在分布在，2……兩邊177。離散量化幅度序列S(n)經(jīng)D/A轉(zhuǎn)換后變成了階梯波S(t),值得注意的是，頻率合成系統(tǒng)對D/A轉(zhuǎn)換器的分辨率有一定要求，D/A轉(zhuǎn)換器的分辨率越高，合成的階梯波S(t)臺階數(shù)越多，輸出的波形的精度也就越高，減少了量化失真。n位的尋址RAM/ROM相當(dāng)于把正弦信號離散成具有個樣值的序列，以二進制數(shù)值形式存儲在個地址單元，按照地址不同輸出相應(yīng)的信號幅值。當(dāng)相位累加器加滿量程，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期是合成信號的一個周期，換句話說，累加器的溢出頻率也就是DDS的合成信號頻率。其系統(tǒng)的核心是相位累加器，它由一個累加器和一個n位相位寄存器組成（也可用帶有輸出鎖存的累加器代替），如圖13所示。 直接數(shù)字頻率合成（DDS） ， 和 提出的，它是以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)，典型的DDS系統(tǒng)由相位累加器，波形查找表（ROM/RAM），D/A，低通濾波器（Low Pass Filter簡稱LPF）構(gòu)成，如圖 12所示。分頻器鑒相器壓控振蕩器低通濾波器合成頻率參考頻率圖 11 鎖相環(huán)電路基本結(jié)構(gòu)為了解決高分辨率于高鑒相頻率之間的矛盾，可以采用多環(huán)技術(shù)或者小數(shù)分頻技術(shù)。才用這種技術(shù)產(chǎn)生的頻譜較純，系統(tǒng)體積小、重量輕、成本低、易集成，具有廣泛的應(yīng)用前景。鎖相環(huán)是一個相位誤差反饋控制系統(tǒng)，它比較輸入信號和壓控振蕩器經(jīng)分頻后輸出信號之間的相位差，從而產(chǎn)生誤差控制電壓來調(diào)整壓控制振蕩器的輸出頻率，以達到與輸入信號倍頻的關(guān)系。 直接模擬（DAS）直接模擬合成技術(shù)是通過對標(biāo)準參考頻率進行加、減、乘、除運算而合成一系列相干頻率，其換頻率速度主要由電路部件響應(yīng)速度決定，相位噪聲指標(biāo)也還不錯。頻率合成技術(shù)廣泛地應(yīng)用于通信、導(dǎo)航、雷達、儀器儀表、軍事裝備等領(lǐng)域、現(xiàn)代的電子系統(tǒng)對頻率合成器提出越來越高的要求，主要表現(xiàn)在：轉(zhuǎn)換速度快、頻段寬、步進間隔小、雜散小、體積小、重量輕、功耗低等。本章提出了一種基于FPGA的直接數(shù)字頻率合成設(shè)計方法，并利用比例乘法器，將頻率分辨率提高到驚人的程度。DDS是產(chǎn)生高精度、快速頻率變換、輸出波形失真小的優(yōu)先選用技術(shù)。關(guān)鍵詞 直接數(shù)字頻率合成器(DDS) FPGA Design of direct digital frequency synthesizer based on FPGAAbstract In Frequency domain, the mon Synthesis technology has Direct simulation, phase lock loop simulation, decimal Frequency and phase lock loop, Direct Digital Frequency Synthesis (as some DDFS, Digital, referred to as spurious biosynthesis) in recent years is the new Frequency Synthesis technology. The structure and principles of Direct Digital Frequency Synthesizer is introduced. Also a detailed design and the method of program realization based on FPGA are introduced. The result of simulation shows that the design is simple and feasible, convenient and flexible, high universality, writeable various FPGA chip, the highest frequency can be 100 million times. Ratiofor quality to price.Keywords Direct Digital frequency Synthesizer(DDS) FPGA前言在頻率合成領(lǐng)域，常用的頻率合成技術(shù)有直接模擬合成、模擬鎖相環(huán)、小數(shù)分頻鎖相環(huán)等，直接數(shù)字頻率合成（DDS）是近年來的新的頻率合成技術(shù)。仿真結(jié)果表明，該設(shè)計簡單合理，使用靈活方便，通用性好，可寫入各種FPGA芯片，最高可將頻率提高100萬倍。河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書畢業(yè)設(shè)計論文基于FPGA的直接數(shù)字頻率合成器的設(shè)計摘要 在頻率合成領(lǐng)域，常用的頻率合成技術(shù)有直接模擬合成、模擬鎖相環(huán)、小數(shù)分頻鎖相環(huán)等，直接數(shù)字頻率合成（Direct Digital Frequency Synthesis ，DDFS，簡稱DDS）是近年來的新的頻率合成技術(shù)。本文介紹了直接數(shù)字頻率合成器的基本組成及設(shè)計原理，給出了基于FPGA的具體設(shè)計方案及編程實現(xiàn)方法。具有良好的性價比。DDS以穩(wěn)定度高的參考時鐘為參考源，通過精密的相位累加器和數(shù)字信號處理，再通過高速D/A變換器產(chǎn)生所需的數(shù)字波形，這個數(shù)字濾波經(jīng)過一個模擬濾波器后，得到最終的模擬信號波形。隨著可編程邏輯器件的飛速發(fā)展，使用FPGA（Field－Programmable Gate Array）設(shè)計DDS系統(tǒng)成為一種很好的選擇，由于FPGA現(xiàn)場可編程，設(shè)計復(fù)雜或者簡單系統(tǒng)完全從實際需要出發(fā)，通過重寫RAM/ROM數(shù)據(jù)，可以做到任意波形輸出和動態(tài)波形輸出，這是其他方法所無法比擬的。目錄1 DDS原理 1 直接模擬（DAS） 1 間接式頻率合成（PLL） 1 直接數(shù)字頻率合成（DDS） 22 系統(tǒng)設(shè)計 6 微控制器接口模塊 8 相位累加寄存器 8 雙端口RAM 83 模塊設(shè)計與實現(xiàn) 15 微控制器接口模塊 15 分頻寄存器（FWORD1FWORD4) 16 控制寄存器（DDSCR) 16 數(shù)據(jù)輸入寄存器（DATA） 17 比例乘法器模塊 31 相位累加器模塊 37 雙端口RAM模塊 39致 謝 48參考文獻 49511 DDS原理 顧名思義頻率合成技術(shù)，就是能從一個高穩(wěn)定和準確度的標(biāo)準頻率中產(chǎn)生千百萬個同一高穩(wěn)定度和準確度的頻率。隨著大規(guī)模集成電路的發(fā)展，頻率合成技術(shù)日趨完善，目前，主要有以下幾種方式。主要技術(shù)問題是雜波干擾，由于直接模擬合成引入了大量的混頻器、倍頻器、分頻器，這些非線性的部件使得雜波抑制相當(dāng)困難、在實際應(yīng)用中，這種技術(shù)的電路結(jié)構(gòu)比較復(fù)雜，體積、重量、成本等方面缺點大大限制其應(yīng)用、 間接式頻率合成（PLL）間接式頻率合成技術(shù)重要有鑒頻器、環(huán)路濾波器、壓控振蕩器、分頻器等4個基本部件構(gòu)成，如下圖11所示。鎖相環(huán)的頻率轉(zhuǎn)換速度與環(huán)路濾波器的帶寬有關(guān)，環(huán)路帶寬越寬，轉(zhuǎn)換速度越快，而環(huán)路帶寬又取決于鑒相器頻率。但是，它也有一個致命的缺點，就是在高分辨率情況下，換頻速度較慢。如果要求分辨率很高，那么采用多環(huán)PLL就顯得電路結(jié)構(gòu)復(fù)雜、成本高、調(diào)試困難；而采用小數(shù)分頻技術(shù)，可以輕易解決高分辨率問題，但是小數(shù)分頻的主要問題是“尾數(shù)難抑”，國內(nèi)外對這方面的研究不少，但是還沒有徹底解決。低通濾波器m相位累加器波形查找表D/A圖 12 DDS原理框圖圖中，m為相位累加器步長，也有資料稱為頻率控制字，是參考頻率，是合成頻率。每來一個時鐘脈沖，相位累加器以步長m累加，其結(jié)果作為波形查找表地址。相位累加器的輸出數(shù)據(jù)作為波形查找表地址，進行波形的相位—幅值的轉(zhuǎn)換，即可在給定的時間上確定輸出波形的抽樣幅值，如圖14所示。D/A轉(zhuǎn)換器的作用是把合成的數(shù)字波形轉(zhuǎn)換成模擬波形。寄存器累加器步長m參考時鐘相位碼序列圖 13 相位累加器波形存儲器（ROM/RAM） 幅度量化序列數(shù)據(jù)相位嗎序列地址圖 14 相位幅度變換原理圖 低通濾波器的作用不容忽視。處的非諧波分量。DDS具有以下特點：(1) 頻率分辨率高。(2) 頻率變換速度快。影響因素為相位累加器，ROM/RAM的工藝結(jié)構(gòu)，D/A轉(zhuǎn)換器及它信號處理過程中可能產(chǎn)生的時延。由于DDS中不要相位反饋控制，頻率建立及切換快，與頻率分辨率，頻譜純度相互獨立，明顯優(yōu)于PLL。數(shù)字相位累加器是優(yōu)良的線性數(shù)字增值發(fā)生器。另外，DDS的相位是連續(xù)變化的，形成的信號具有良好的頻譜特性，這是傳統(tǒng)的直接頻率合成法所無法實現(xiàn)的。 理論上，DDS輸出的頻率范圍在，實際上，考慮到低通濾波器的設(shè)計，為，而FPGA的時鐘頻率可達到100MHz，因此，利用FPGA，可以實現(xiàn)輸出頻率范圍很寬的信號。是參考頻率，是輸出波形頻率，是最小分辨率，是最高合成頻率。2 系統(tǒng)設(shè)計 本章所需要設(shè)計的直接數(shù)字頻率合成系統(tǒng)與前面介紹的DDS原理完全一致。從前面的介紹中可以知道，增加相位累加器的位數(shù)n，可以提高頻率分辨率，最低輸出頻率可達Hz、mHz甚至是μHz，即DDS的最低合成頻率接近零頻。但是，增加相位累加器的位數(shù)n將使加法算法過于龐大，消耗驚人的FPGA資源?，F(xiàn)代FPGA內(nèi)部集成了存儲單元，這些是寶貴的存儲資源，通常只有通過利用開發(fā)商提供的知識產(chǎn)權(quán)核（IP CORE）才能使用，這些知識產(chǎn)權(quán)核經(jīng)過嚴格的測試和優(yōu)化，可以在特定器件上發(fā)揮最大效能，利用這些模塊，就是將優(yōu)秀EDA開發(fā)人員的硬件成果嵌入到自己設(shè)計中，縮短了開發(fā)時間，提高了效率。由相位累加器位數(shù)n=8，存儲容量2568=2048 bit，晶振頻率為100MHz，可知：(1) 頻率分辨率 Hz(2) 最高合成頻率 MHZ前面講過，這僅是理論值，實際中與具體電路(D/A，濾波器)有關(guān)。圖 21 微控制器接口模塊微控制器接口模塊向微控制器提供友好，方便的操作接口，MCU可通過片選(CS)、地址選通(AS)、數(shù)據(jù)選通(DS)、數(shù)據(jù)總線和地址總線來操作其內(nèi)部寄存器。此外，8級比例乘法器組成的分頻模塊以端口映射的方式例化在控制器接口模塊中，對外輸出參考時鐘頻率fclk。相位累加器輸出相位碼序列，作為查尋地址送入雙端口RAM，相應(yīng)地，還有讀使能和讀時鐘信號。接口信號說明如下：RESET，系統(tǒng)復(fù)位，低電平有效；CS,片選信號，低電平有效；AS，地址選通信號，低電平有效；DS，數(shù)據(jù)選通信號，低電平有效；DATABUS，數(shù)據(jù)總線；寬度為8位；ADDRBUS，地址總線，寬度為3位。USE 。USE 。 全局時鐘 clk : IN STD_LOGIC。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 地址選通 as : IN STD_LOGIC。 數(shù)據(jù)輸出，送至D/A轉(zhuǎn)換器 q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。ARCHITECTURE rtl of dds IS 元件說明 接口模塊COMPONENT interface port( 與微控制器接口信號 全局復(fù)位 reset : IN STD_LOGIC。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 片選 cs : IN STD_LOGIC。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 經(jīng)比例乘法器分頻后的時鐘 fclk : OUT