eda課程設(shè)計報告--出租車計價器-展示頁
2025-01-26 13:13本頁面
【正文】 ART。 CLK1HZ=CLK1。 END IF。 CLK1= NOT CLK1。139。 BEGIN PROCESS(CLK) BEGIN IF CLK39。ARCHITECTURE ART OF FPQ IS SIGNAL CNT50: INTEGER RANGE 0 TO 49。 CLK=100HZ CLK1HZ: OUT STD_LOGIC)。USE 。USE 。VHDL程序結(jié)構(gòu)的顯著特點是，任何一個工程設(shè)計或稱設(shè)計實體（可以是一個門電路、一個芯片、一塊電路板乃至整個系統(tǒng)）都可以分成內(nèi)外兩個部分，外面的部分稱為可視部分，用實體來說明端口特性；里面的部分稱為不可視部分，用結(jié)構(gòu)體來說明其內(nèi)部功能和算法，由實際的功能描述語句組成。3 程序設(shè)計1．VHDL語言簡單介紹 VHDL語言（VHSIC Hardware Description Language，甚高速集成電路硬件描述語言）是一種設(shè)計、仿真、綜合的標(biāo)準(zhǔn)硬件描述語言，是對可編程邏輯器件進(jìn)行開發(fā)與設(shè)計的重要工具，其優(yōu)點是：支持自上而下和基于庫的設(shè)計，支持范圍廣，具有多層次描述系統(tǒng)硬件功能的能力。2設(shè)計原理及總體框圖（1）設(shè)計總體框圖行駛里程計算 行駛車啟動費用計算 等待時間計算等待圖１ 總設(shè)計框圖（2）設(shè)計總原理圖 圖２ 設(shè)計總原理圖設(shè)計總原理：測控FPGA芯片通過采集速度傳感器脈沖信號WCLK進(jìn)行行駛里程計算，利用外部脈沖信號CLK1產(chǎn)生標(biāo)準(zhǔn)時鐘信號，用來計算等待時間，最后根據(jù)行駛里程、等待時間來計算計價值。根據(jù)要求需要進(jìn)行如下分工，首先要有一個分頻模塊（ＦＰＱ）產(chǎn)生系統(tǒng)工作用的基準(zhǔn)信號1HZ，供系統(tǒng)中的有關(guān)模塊計時用。當(dāng)行駛速度小于等于6KM/h時為等待。并能顯示行駛公里數(shù)、等待累計時間、總費用。 課 程 設(shè) 計課程設(shè)計名稱： 出租車計價器 專 業(yè) 班 級 學(xué) 生 姓 名 ： 學(xué) 號 ： 指 導(dǎo) 教 師 ： 課程設(shè)計時間： 1 設(shè)計任務(wù)及要求出租車計價器根據(jù)乘客乘坐汽車行駛距離和等候時間的多少進(jìn)行計價,并在行程中同步顯示車費值。從起步開始，行程3公里內(nèi)，且等待累計時間2分鐘內(nèi)，起步費10元；。設(shè)計的主要技術(shù)指標(biāo)：（1）計價范圍：0— 計價分辨率：（2）計程范圍：0—99公里 計程分辨率：1公里（3）計時范圍：0—59分 計時分辨率：1分 本次設(shè)計中假設(shè)出租車的速度傳感器具有出租車每行駛1Km提供1000個脈沖信號的特性。本設(shè)計的最終任務(wù)是顯示出租車的等待時間和行駛里程，并計算出所需費用。其次要有一個判斷等待與否的模塊（DDPB），再者就是要有計時和計程模塊（ＤＤＳＪ和ＬＣＪＳ），最后要有計費模塊和顯示譯碼模塊（ＪＦＺ和ＹＩＭＡ）。并用譯碼電路顯示行駛里程、等待時間和計價值。VHDL語言已成為IEEE的一種工業(yè)標(biāo)準(zhǔn)，是實現(xiàn)信息系統(tǒng)硬件開發(fā)所必備的知識和技能。模塊程序及相應(yīng)說明（1）分頻器模塊 LIBRARY IEEE。USE 。ENTIT
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