【正文】 電路 上、下樓請(qǐng)求信號(hào)存儲(chǔ)電路 第 7 頁(yè) 共 41 頁(yè) 圖 PLC 電梯控制系統(tǒng)的基本結(jié)構(gòu)圖 基 于 FPGA 的電梯控制設(shè)計(jì)方案 該設(shè)計(jì)采用方向優(yōu)先控制方式方案，并能響應(yīng)提前關(guān)門延時(shí)關(guān)門，并具有超載報(bào)警和故障報(bào)警；同時(shí)指示電梯運(yùn)行情況和電梯內(nèi)外請(qǐng)求信息。[9] 圖 單片機(jī)電梯控制系統(tǒng)的方框圖 基于 PLC 的電梯控制設(shè)計(jì)方案 電梯 PLC 的控制系統(tǒng)和其他類型的電梯控制系統(tǒng)一樣主要由控制系統(tǒng)和拖動(dòng)控制系統(tǒng)兩部分組成。 第 6 頁(yè) 共 41 頁(yè) 第 3 章 電梯控制系統(tǒng)整體設(shè)計(jì)方案 不同的方案設(shè)計(jì) 基于單片機(jī)的電梯控制設(shè)計(jì)方案 電梯控制系統(tǒng)的工作原理是：當(dāng)某層有電梯信號(hào)輸入時(shí)，電梯信號(hào)鎖存系統(tǒng)將電梯信號(hào)鎖存，待單片機(jī)查詢到電梯信號(hào)后，根據(jù)電梯信號(hào)的位置 (即樓層數(shù) )和電梯所處的位置，決定電梯運(yùn)行方向，并啟動(dòng)電梯到電梯層停梯、開門，待乘客進(jìn)入電梯關(guān)門后，再根據(jù)乘客要求把乘客送到目的層。 該控制器可控制電梯完 成 10 層樓的載客服務(wù)。為了改善電梯的舒適感和運(yùn)行的可靠性，現(xiàn)在都改為用 FPGA/CPLD 來(lái)控制電梯的運(yùn)行，這樣大大提高了電梯的性能。電梯控制系統(tǒng)分為調(diào)速部分和邏輯控制部分。并形成了一系列的定型產(chǎn)品。因此在工業(yè)控制方面得到了廣泛應(yīng)用。 FPGA/CPLD作為新一代工業(yè)控制器，以其高可靠性和技術(shù)先進(jìn)性，在電梯控制中得到廣泛應(yīng)用，從而使電梯由傳統(tǒng)的繼電器控制方式發(fā)展為計(jì)算機(jī)控制的一個(gè)重要方向，成為當(dāng)前電梯控制和技術(shù)改造的熱點(diǎn)之一。因此對(duì)電梯控制技術(shù)進(jìn)行研究，尋找 適合我國(guó)老式電梯的改造方法具有十分重要的意義。 第 4 頁(yè) 共 41 頁(yè) 圖 Quartus II 設(shè) 計(jì)流程 設(shè)計(jì)實(shí)體文件的輸入 時(shí)序測(cè)試、極限逼近 整體設(shè)計(jì)工程更改管理 設(shè)計(jì)調(diào)試過(guò)程 綜 合 布局連線 時(shí)序分析 仿 真 器件編程 與配置 第 5 頁(yè) 共 41 頁(yè) 第 2 章 電梯控制系統(tǒng) 設(shè)計(jì)背景與意義 目前國(guó)內(nèi)七八十年代安裝的許多電梯電氣部分用繼電器接觸器控制系統(tǒng)，線路復(fù)雜，接線多，故障率高，維修保養(yǎng)難，許多已處于閑置狀態(tài)，其拽引系統(tǒng)多采用交流雙速電機(jī)系統(tǒng)換速，效率低，調(diào)速性能指標(biāo)較差，嚴(yán)重影響電梯運(yùn)行質(zhì)量。 Quartus II 擁有 CPLD/FPGA 各個(gè)開發(fā)階段對(duì)應(yīng)的開發(fā)工具，設(shè)計(jì)者通過(guò)它的集成開發(fā)環(huán)境可一次性完成整體應(yīng)用的開發(fā)。 Quartus II 全面支持 Altera公司出品的芯片產(chǎn)品，就 版本而言，它支持的芯片型號(hào)包括 ACEX 1K、 APEX 全系列、APEX II、基于 ARM 技術(shù)的 Excalibur 系列、 Cyclone、 FLEX 全系列、 HardCopy Stratix、MAX II、 MAX 全系列、 Mercury、 Stratix、 Stratix II 以及 Stratix GX 等。 Quartus II 可在個(gè)人計(jì)算機(jī)或Unix/Linus 工作站上使用，大大簡(jiǎn)便了整個(gè)設(shè)計(jì)過(guò)程，做到真正的快速 CPLD/FPGA 應(yīng)用開發(fā)。用 VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)神設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。 VHDL 具有與具體硬件電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，在語(yǔ)言易讀性和層次化結(jié)構(gòu)化 設(shè)計(jì)方面表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。這種方法顯然對(duì)于電路自動(dòng)設(shè)計(jì)師一個(gè)極大的推進(jìn)。由于創(chuàng)建 VHDL 的最初目標(biāo)是用于標(biāo)準(zhǔn)文檔的建立和電路功能模擬，其基本想法是在高層次上描述 系統(tǒng)和元件的行為。從此， VHDL 成為硬件描述語(yǔ)言的業(yè)界標(biāo)準(zhǔn)之一。 目前 FPGA 的品種很多，有 XILINX 的 xc 系列、 TI 公司的 TPC 系列、 ALTERA 公司的 FIEX 系列等。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)就能得到合用的芯片； （ 2） FPGA 可做其他全定制或半定制 ASIC 電 路的試樣片： （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳； （ 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一； （ 5） FPGA 采用高速 CMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。其中，大規(guī)模可編程邏輯器件是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語(yǔ)言是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開發(fā)工具是利用EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)設(shè)計(jì)工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用 EDA 技術(shù)第 2 頁(yè) 共 41 頁(yè) 進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具 。因此， EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向。盡管目標(biāo)系統(tǒng)是硬件，但整個(gè)設(shè)計(jì)和修改過(guò)程如同完成軟件設(shè)計(jì)一樣方便和高效?，F(xiàn)代 EDA 技術(shù)就是以計(jì)算機(jī)為工具，在 EDA 軟件平臺(tái)上，根據(jù)硬件描述語(yǔ)言 HDL 完成的設(shè)計(jì)文件，能自動(dòng)地完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。不言而喻， EDA 技術(shù)將迅速成為電子設(shè)計(jì)領(lǐng)域中的極其重要的組成部分 。第 1 頁(yè) 共 41 頁(yè) 第 1 章 EDA 技術(shù) 隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國(guó)防、航天、醫(yī)學(xué)、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中， EDA 技術(shù)的含量正以驚人的速度上升，電子類高新技術(shù)項(xiàng)目的開發(fā)也更加依賴于 EDA 技術(shù)的應(yīng)用。即使是普通的電子產(chǎn)品的開發(fā)， EDA 技術(shù)常常使一些原來(lái)的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價(jià)格比大幅提高。 EDA 技術(shù)的含義及特點(diǎn) EDA（ Electronic Design Automation，電子系統(tǒng)設(shè)計(jì)自動(dòng)化）技術(shù)是 20 世紀(jì)90 年代初從 CAD（計(jì)算機(jī)輔助設(shè)計(jì)）， CAM（計(jì)算機(jī)輔助制造）， CAT（計(jì)算機(jī)輔助測(cè)試）和 CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來(lái)的。設(shè)計(jì)者的工作僅限于利用軟件的方式來(lái)完成對(duì) 系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下和應(yīng)用相應(yīng)的 FPGA/CPLD 器件，就可以得到最后的設(shè)計(jì)結(jié)果。 [3] 可見，利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)具有以下幾個(gè)特點(diǎn)：一是用軟件的方式設(shè)計(jì)硬件；二是用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；三是采用自頂向下（ topdown）的設(shè)計(jì)方法；四是設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真；五是系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；六是整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可 靠性高。 EDA 技術(shù)的主要內(nèi)容 EDA 技術(shù)涉及面很廣，內(nèi)容豐富，從教學(xué)和實(shí)用的角度看，主要應(yīng)掌握如 下個(gè) 4 個(gè)方面的內(nèi)容：一是大規(guī)?？删幊踢壿嬈骷欢怯布枋稣Z(yǔ)言；三是軟件開發(fā)工具；四是實(shí)驗(yàn)開發(fā)系統(tǒng)。 FPGA、 VHDL 語(yǔ)言 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 FPGA 采用了邏輯單元陣列（ LOA， Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊（ CLB， Configurable Logic Block）、輸入 輸出模塊（ IOB， Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度和可靠性的最佳選擇之一。 VHDL 于 1983 年有美國(guó)國(guó)防部（ DOD） 發(fā)起創(chuàng)建，由 IEEE 進(jìn)一步發(fā)展并在 1987 年作為“ IEEE 標(biāo)準(zhǔn) 1076”發(fā)布。 VHDL 作為一個(gè)規(guī)范語(yǔ)言和建模語(yǔ)言，隨著 VHDL 的標(biāo)準(zhǔn)化，出現(xiàn)了一些支持該語(yǔ)言的行為仿真器。但到了 20 世紀(jì) 90 年代初，人們發(fā)現(xiàn)， VHDL 不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設(shè)計(jì)工具，可以利用軟件工具將 VHDL 源碼自動(dòng)地轉(zhuǎn)化為文本方式表達(dá)的基本邏輯元件連接圖，即網(wǎng)表文件。很快，電子設(shè)計(jì)領(lǐng)域出現(xiàn)了第一個(gè)軟件設(shè)計(jì)工具，即 VHDL邏輯綜合器，它把標(biāo)準(zhǔn) VHDL 的部分語(yǔ)句描述轉(zhuǎn)化為具體電路實(shí)現(xiàn)的網(wǎng)表文件。因此， VHDL 支持各種模式的設(shè)計(jì)方法：自頂向下雨自底向上或混合方法，在面對(duì)當(dāng)今許多電子產(chǎn)品生命周期縮短，需要多次重新設(shè)計(jì)以融入最新技術(shù)、改變工藝等方面，第 3 頁(yè) 共 41 頁(yè) VHDL 具有良好的適應(yīng)性。 Quartus II 軟件介紹 Quartus II 應(yīng)用開發(fā)工具提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，它可以輕易滿足特定設(shè)計(jì)的需要，是可編程片上系統(tǒng)（ SOPC）設(shè) 計(jì)的綜合性環(huán)境。與早期的 MAX+plus II 開發(fā)工具相比， Quartus II 提供更為廣泛的器件支持庫(kù)、更高的編譯效率、更好的圖形界面和更為便捷的仿真平臺(tái)。 Quartus II 為電路設(shè)計(jì)者提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，它可以滿足眾多特定設(shè)計(jì)的需要。圖 所示是利用 Quartus II 完成應(yīng)用開發(fā)的流程圖。由于這些電梯交流調(diào)壓調(diào)速系統(tǒng)，交流雙速電機(jī)拖動(dòng)系統(tǒng)性能及乘坐舒適感較差，交流調(diào)壓調(diào)速系統(tǒng)屬能耗型調(diào)速的機(jī)械部分無(wú)大問(wèn)題，為節(jié)約資金，大部分老式電梯用戶希望對(duì)電梯的電氣控制系統(tǒng)進(jìn)行改造，提高電梯的運(yùn)行性能。 電梯作為高層建筑物的重要交通工具與人們的工作和生活日益緊密聯(lián)系。 由于 FPGA/CPLD 具有性能穩(wěn)定、抗干擾能力強(qiáng)、設(shè)計(jì)配置靈活等特點(diǎn)。自 90 年代后期 FPGA/CPLD 引入我國(guó)電梯行業(yè)以來(lái)，由FPGA/CPLD 組成的電梯控制系統(tǒng)被許多電 梯制造廠家普遍采用。在傳統(tǒng)繼電器系統(tǒng)的改造工程中， FPGA/CPLD 系統(tǒng)一直是主流控制系統(tǒng)。調(diào)速部分的性能對(duì)電梯運(yùn)行是乘客的舒適感有著重要影響，而邏輯控制部分則是電梯安全可靠運(yùn)行的關(guān)鍵。 設(shè)計(jì)要求 采用 FPGA 設(shè)計(jì)一個(gè) 10 層的電梯控制系統(tǒng)，用 VHDL 語(yǔ)言進(jìn)行程序設(shè)計(jì)，用 Quartus II軟件進(jìn)行結(jié)果仿真。要求遵循方向優(yōu)先原則，能響應(yīng)提前關(guān)門或延遲關(guān)門，并具有超載報(bào)警和故障報(bào)警；同時(shí)指示電梯運(yùn)行情況和電梯內(nèi)外請(qǐng)求信息。用單片機(jī)實(shí)現(xiàn)電梯 控制系統(tǒng)的結(jié)構(gòu)原理框圖如圖 。其基本結(jié)構(gòu)圖如圖 所示，主要硬件包括主機(jī)及擴(kuò)展、機(jī)械系統(tǒng)、轎廂操縱盤、廳外呼梯盤、指層器、門機(jī)、調(diào)速裝置與主拖動(dòng)系統(tǒng)等。它主要由 4 個(gè)模塊組成：外部數(shù)據(jù)高速采集模塊、信號(hào)存儲(chǔ)模塊、基于 FPGA 的控制器模塊、信號(hào)的輸出、顯示模塊。結(jié)構(gòu)簡(jiǎn)單，運(yùn)行可靠，耗電量 少且便于維修，具有造價(jià)低廉，維修方便之特點(diǎn)， 但沒(méi) FPGA 控制方便靈活。 PLC 控制一般具有可靠高、易操作、維修、編程簡(jiǎn)單、靈活性強(qiáng)等特點(diǎn)。 采用 FPGA 的電梯控制系統(tǒng)通過(guò)對(duì)器件內(nèi)部的設(shè)計(jì)來(lái)實(shí)現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計(jì)方法。靈活的內(nèi)部功能塊PC 主機(jī) CPU 存儲(chǔ)器 輸出接口 輸入接口 門機(jī)控制 拖動(dòng)控制 調(diào)整器 指層器 并道裝置 安全裝置 廳外呼梯 轎廂操作盤 第 8 頁(yè) 共 41 頁(yè) 組合，引出端定義等，可大大減輕電路設(shè)計(jì)和電路板設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度 ,有效的增強(qiáng)設(shè)計(jì)的靈活性，提高工作效率。基于芯片的設(shè)計(jì)方法可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的性能和可靠性。 整體方案設(shè)計(jì) 設(shè)計(jì)一個(gè) 10 層樓的電梯控制器，該控制器可控制電梯完成 10 層樓的載客服務(wù)而且遵循方向優(yōu)先原則， 方向優(yōu)先控制是指電梯運(yùn)行到某一樓層時(shí)先考慮這一樓層是否有請(qǐng)求：有，則停止；無(wú)，則繼續(xù)前進(jìn)。 這種運(yùn)行方式下，電梯對(duì)用戶的請(qǐng)求響應(yīng)率為 100%，且響應(yīng)的時(shí)間較 短， 電梯在維修停止?fàn)顟B(tài)的時(shí)候可以進(jìn)入省電模式，又能節(jié)省大量電能。 （ 9）電梯處于下降狀態(tài)時(shí)，有下降請(qǐng)求的分控制器 所在樓層數(shù)小于電梯所在的樓層數(shù)。如果壓力傳感器連續(xù)采集到 3 次關(guān)門中斷信號(hào) ,則啟動(dòng)電梯故障信號(hào) ,除非人為對(duì)故障進(jìn)行清除 ,否則電梯將保持開門狀態(tài)并不進(jìn)行任何操作。電梯打開后 ,如果用戶不進(jìn)行任何操作 ,電梯 3 秒后將自動(dòng)關(guān)門 ,如果用第 9 頁(yè) 共 41 頁(yè) 戶按提前關(guān)門鍵 ,電梯將立即響應(yīng)關(guān)門指令。電梯在運(yùn)行過(guò)程中 ,每到 達(dá)一層將通過(guò)控制器模塊 ,對(duì)信號(hào)存儲(chǔ)模塊的存儲(chǔ)指令進(jìn)行比對(duì) ,以判斷是否需要停止 ,并通過(guò)光敏采集到的信號(hào)來(lái)判斷電梯所到達(dá)的樓層 , 并通過(guò)顯示模塊進(jìn)行顯示。 第 10 頁(yè) 共 41 頁(yè) 控制器采用 FPGA作為系統(tǒng)控制的核心，系統(tǒng)時(shí)鐘頻率是 32MHz，完全可以滿足實(shí)時(shí)采集數(shù)據(jù)的要求?？梢圆捎枚啻螜z測(cè)的方法解決這個(gè)問(wèn)題，對(duì)一個(gè)信號(hào)進(jìn)行多次采樣以保證信號(hào)的可信度。 鍵盤輸入 外部請(qǐng)求信號(hào)輸入采用鍵盤輸入，用帶有 I/O口的線組成行列結(jié)構(gòu)，按鍵設(shè)置在行列的交點(diǎn)上。按鍵設(shè)置在行列線交叉點(diǎn)，行、 列線分別連接到按鍵開關(guān)的兩端。 判斷鍵盤中有無(wú)按鍵按下時(shí)通過(guò)行線送入掃描信號(hào)，然后從列線讀取狀態(tài)得到的。如果列線信號(hào)全為高電平，則代表低電平信號(hào)所在的行中無(wú)按鍵按下；如果列線有輸入為低電平，則低電平信號(hào)所在的行和出現(xiàn)低電平的列的交點(diǎn)處有按鍵按下，電路圖如圖 。 電梯運(yùn)行過(guò)程中，由于用戶的請(qǐng)求