【正文】 系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次， VHDL幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換，具有良好的適應(yīng)性，是設(shè)計(jì)者可以專心于其功能的實(shí)現(xiàn)，不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間與精力。EDA技術(shù)主要包括大規(guī)模可編程邏輯、硬件描述語(yǔ)言、軟件開發(fā)工具等內(nèi)容。依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)完成邏輯編譯、化簡(jiǎn)、分割、綜合、布局布線以及邏輯優(yōu)化和仿真調(diào)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。微電子技術(shù)的進(jìn)步主要表現(xiàn)在大規(guī)模集成電路加工技術(shù)即半導(dǎo)體工藝技術(shù)的發(fā)展上，現(xiàn)代電子設(shè)計(jì)技術(shù)的核心日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即EDA技術(shù)。隨著第一支晶體三極管于1947年問(wèn)世，開創(chuàng)了電子技術(shù)的新領(lǐng)域，隨后60年代初，模擬和數(shù)字集成電路相繼上市，到七十年代末，微處理器的問(wèn)世，電子器件的應(yīng)用出現(xiàn)了新的局面。 關(guān)鍵詞：VHDL 序列檢測(cè) Quartus Ⅱ FPGA Abstract Sequence detector system used for munication on the detection code disabled, or is the extraction of the desired signal, that is, once detected, the required high output signal, which in the broad field of digital munications to be transported. This paper presents a single FPGA chip with the detector pulse equence design method, mainly on how to use new device to replace the traditional EDA electronic design, the use of FPGA39。本次課程設(shè)計(jì)設(shè)計(jì)出能夠檢測(cè)序列“1110101101” 的序列檢測(cè)器，并以此來(lái)描述序列檢測(cè)器的設(shè)計(jì)過(guò)程和基于FPGA 的軟件仿真。課程設(shè)計(jì)學(xué)生姓名： 張啟 學(xué)號(hào)：B11041218專業(yè)班級(jí)： 自動(dòng)化 工作單位：電氣工程與自動(dòng)化系指導(dǎo)教師： 郭超 題 目: 序列信號(hào)檢測(cè)器 目錄摘要緒論設(shè)計(jì)內(nèi)容 一、設(shè)計(jì)目的 二、設(shè)計(jì)內(nèi)容 三、設(shè)計(jì)原理 四、實(shí)驗(yàn)步驟五、實(shí)驗(yàn)程序心得體會(huì)參考文獻(xiàn)摘要 序列檢測(cè)器多用于通信系統(tǒng)中對(duì)禁用碼的檢測(cè)，或者是對(duì)所需信號(hào)的提取，即一旦檢測(cè)到所需信號(hào)就輸出高電平，這在數(shù)字通信領(lǐng)域有廣泛的應(yīng)運(yùn)。本文介紹了一種采用單片F(xiàn)PGA 芯片進(jìn)行脈沖序列檢測(cè)器的設(shè)計(jì)方法，主要闡述如何使用新興的EDA 器件取代傳統(tǒng) 的電子設(shè)計(jì)方法，利用FPGA的可編程性[7]，簡(jiǎn)潔而又多變的設(shè)計(jì)方法，縮短了研發(fā)周期， 同時(shí)使設(shè)計(jì)的電路體積更小功能更強(qiáng)大。最后通過(guò) QuartusII 的波形輸出對(duì)設(shè)計(jì)方案進(jìn)行檢測(cè)，在硬件調(diào)試經(jīng)檢測(cè)輸出正確設(shè)計(jì)符合要求。s programmability[7], concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence 1110101101 sequence detectors, and detector in order to describe the sequence of the design process and FPGAbased software simulation. Finally, the output of the waveform QuartusII design testing, debugging the hardware design has been tested and meet the requirements of the correct output. Keywords: VHDL Sequence detection Quartus Ⅱ FPGA 緒論隨著世界經(jīng)濟(jì)的不斷發(fā)展，電子技術(shù)日新月異，一日千里。隨著微電子技術(shù)的發(fā)展，將會(huì)有更多的的電子產(chǎn)品陸續(xù)問(wèn)世。 電子設(shè)計(jì)自動(dòng)化即EDA技術(shù)是指包括電路設(shè)計(jì)、系統(tǒng)仿真、設(shè)計(jì)綜合、PCB版圖設(shè)計(jì)和制版的一套自動(dòng)化流程。EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言（VHDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)[3]，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件。目前，使用最為廣泛的大規(guī)?？删幊踢壿婥PLD、FPGA屬高密度可編程邏輯器件[7]，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。設(shè)計(jì)內(nèi)容一、設(shè)計(jì)目的掌握利用有限狀態(tài)機(jī)實(shí)現(xiàn)一般時(shí)序邏輯分析的方法，了解一般狀態(tài)機(jī)的設(shè)計(jì)與應(yīng)用。利用Quartus ||軟件進(jìn)行設(shè)計(jì)、仿真驗(yàn)證，最后進(jìn)行引腳鎖定并完成硬件測(cè)試。三、設(shè)計(jì)原理（1）序列檢測(cè)器可用于檢測(cè)由二進(jìn)制碼組成的脈沖序列信號(hào)。在檢測(cè)過(guò)程中，只要有一位不相等都將回到初始狀態(tài)重新開始檢測(cè)。（2）為了配合硬件測(cè)試，本實(shí)驗(yàn)提供了一個(gè)測(cè)試模塊（schk_test）,該模塊主要產(chǎn)生序列檢測(cè)器所需的時(shí)鐘、復(fù)位、串行輸入序列碼及預(yù)置數(shù)等信號(hào)。（2）新建VerilogHDL源程序文件schk_v，輸入程序代碼并保存，進(jìn)行綜合編譯。（3）,。（6），對(duì)該工程進(jìn)行全程編譯處理，若在編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則找出