eda課程設(shè)計(jì)--秒表設(shè)計(jì)-展示頁(yè)
2025-06-17 10:15本頁(yè)面
【正文】 range 0 to 49999。 co: buffer std_logic)。 use 。 end behave。 end if。139。 elsif clk39。139。 end process。end if。 then next_state=s3。if sp=39。 when s3=en=39。else next_state=s2。139。139。end if。 then next_state=s1。if sp=39。 when s1=en=39。else next_state=s0。139。039。 signal current_state,next_state:states。 end ctrl。 entity ctrl is port(clr,clk,sp:in std_logic。 use 。 二：設(shè)計(jì)原理 本系統(tǒng)采用自上向下的設(shè)計(jì)方案，系統(tǒng)的整體設(shè)計(jì)組裝原理圖如圖 21 所示，它主要由控制模塊，時(shí)基分屏模塊，計(jì)時(shí)模塊和顯示模塊四部分組成。 秒 表有六個(gè)輸出顯示，分別為百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有 6 個(gè)計(jì)數(shù)器與之對(duì)應(yīng)， 6 個(gè)個(gè)計(jì)數(shù)器全為 BCD 碼輸出，這樣便于同時(shí)顯示譯碼器的連接。 題目： 秒表 設(shè)計(jì) 班級(jí)： 通信 113 小組成員： 易新會(huì)、王偉、陳虹余、迪拉熱 指導(dǎo)老師： 黃志華 學(xué)院： 信息科學(xué)與工程學(xué)院 2021 年 1 月 1 日 EDA 課程設(shè)計(jì)報(bào)告 內(nèi)容 一：設(shè)計(jì)任務(wù)與要求 秒表的邏輯結(jié)構(gòu)比較簡(jiǎn)單，它主要由、顯示譯碼器、分頻器、十進(jìn)制計(jì)數(shù)器、報(bào)警器和六進(jìn)制計(jì)數(shù)器組成。在整個(gè)秒表中最關(guān)鍵是如何獲得一個(gè)精確的100Hz 計(jì)時(shí)脈沖，除此之外，整個(gè)秒表還需要一個(gè)啟動(dòng)信號(hào)和一個(gè)歸零信號(hào)，以便能夠隨時(shí)啟動(dòng)及停止。當(dāng)計(jì)時(shí)達(dá) 60 分鐘后，蜂鳴器鳴響 3 聲。各模塊分別完成控制，分屏，計(jì)時(shí)和顯示的功能 設(shè)計(jì)原理圖 三、 程序模塊 控制模塊程序 library ieee。 use 。 en:out std_logic)。 architecture behave of ctrl is type states is (s0,s1,s2,s3)。 begin :process(sp,current_state) begin case current_state is when s0=en=39。if sp=39。 then next_state=s1。end if。139。139。else next_state=s2。 when s2=en=39。if sp=39。 then next_state=s3。end if。039。139。else next_state=s0。 end case。 synch:process(clk) begin if clr=39。 then current_state=s0。event and clk=39。 then current_state=next_state。 end process。 時(shí)基分頻模塊程序 library ieee。 entity cb10 is port(clk: in std_logic。 end cb10。 begin process(clk) begin if (clk=39。 and clk39。 co=
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