【正文】 requirements and other physical parameters,such as the restriction on the number of chips that can be used and the power requirements .It is generally better to select an IC with the largest capacity in order to reduce the number of ICs the system.n 3. Determining the number of ICs needed－ N=(total memory capacity)/(chip capacity). 4. Arranging the above N ICs in a P*Q matrix,where Q=(number of bits per word in memory system)/(number of bits per word in the ICs) and P=N/Q.n 5. Designing the decoding circuitry to selcet a unique word corresponding to each address.n We have not addressed the issue of memory control in this design control unit of the puter system,of which the memory is a part,should produce control signals to strobe the address into the MAR,enable read/write .and gate the data in and out of MBR at appropriate times.n The following example illustrates the design.n Example n Design a 4K*8 memory using Intel 2114 RAM chips n Number of chips needed n = Total memory capacity/chip capacityn n = =8n The memory sysetem MAR will have 12 bits,since 4K = 4 1024 = ,the MBR will have 8 bits.n Since 2114s are anized with four bits per word .two chips are used in forming a memory word of eight bits .Thus,the eight 2114s are arranged in four rows,with two chips per row.n 4. The 2114 has 10 address least significant 10 bits of the memory system MAR are connected to the 10 address lines of each 2to4 decoder is used to decode the most significant two bits of the MAR,to select one of the four rows of 2114 chips through the CS signal on each 2114 chips .n 5. I/O lines of chips in each row are connected to the MBR .Note that these I/O lines are configured as tristate .The WE lines of all the 2114 chips are tied together to form the system WE.n n The memory system is shown in Figure .n Note that the number of bits in the memory word can be increased in multiples of 4 simply by including additional columns of the number of words needs to be extended beyond 4K , additional decoding circuitry will be needed.n 當(dāng)存儲(chǔ)器容量較大時(shí)，就需要在存儲(chǔ)矩陣的基礎(chǔ)上采用模塊式結(jié)構(gòu)組織整個(gè)內(nèi)存空間 UsingSystem2141芯片引腳圖VccA10A7A6GND198765432181011121314151617A0WEDoutA5A4A3A2A1DinCSA11A9A8圖 n 圖 2141芯片構(gòu)造 16K8位存儲(chǔ)矩陣的框圖。下面簡(jiǎn)單介紹如何使用靜態(tài) RAM構(gòu)造存儲(chǔ)矩陣和存儲(chǔ)模塊。6116芯片內(nèi)部功能框圖(3)6116芯片的工作方式工作方式0 0 1 讀0 1 0 寫1 未 選圖 6116芯片引腳圖表 131圖 n 6116的引腳如圖 。片內(nèi)共有 16384個(gè)基本存儲(chǔ)單元。n 628128等。626 (2)六管靜態(tài) RAM基本存儲(chǔ)單元SRAM的 主要特點(diǎn)n 靜態(tài) RAM存儲(chǔ)電路 MOS管較多， 集成度不高 ，同時(shí)由于 T T2管必定有一個(gè)導(dǎo)通，因而 功耗較大 。 圖 靜態(tài) RAM的基本存儲(chǔ)單元n 基本存儲(chǔ)單元 (cells)是組成存儲(chǔ)器的基礎(chǔ)和核心，用于存儲(chǔ)一位二進(jìn)制代碼 “0”或者 “1”。可讀寫存儲(chǔ)器 RAM1.n 本節(jié)將對(duì) RAM和 ROM的工作原理及典型芯片進(jìn)行分析和介紹。680x0系統(tǒng)中80x86系統(tǒng)中 (b)Intel10002H10001Hformat)。endian167。 例如，在 Motorola的 680x0系統(tǒng)中， 32位存儲(chǔ)字 memoryn 這種數(shù)據(jù)存放格式有人稱其為 “小尾存儲(chǔ)格式 ”(little80x86系統(tǒng)中那樣：n 一個(gè)多字節(jié)的存儲(chǔ)字的地址是多個(gè)連續(xù)字節(jié)單元中最低端字節(jié)單元的地址，而此 最低端存儲(chǔ)單元中存放的是多字節(jié)存儲(chǔ)字中最低字節(jié)。n 不同機(jī)器的字長(zhǎng)有所不同，例如：n 8位機(jī) (如 8080/8085)的存儲(chǔ)字是 8位字長(zhǎng) (即一個(gè)字節(jié) )；n 16位機(jī) (如 8086)的存儲(chǔ)字是 16位字長(zhǎng)；n 32位機(jī) (如 8038 80486等 )的存儲(chǔ)字是 32位字 長(zhǎng) ……。內(nèi)存儲(chǔ)器中的數(shù)據(jù)組織n 在計(jì)算機(jī)存儲(chǔ)系統(tǒng)中，作為一個(gè)整體一次讀出或?qū)懭氪鎯?chǔ)器的數(shù)據(jù)稱為 “存儲(chǔ)字 ”。內(nèi)存儲(chǔ)器基本結(jié)構(gòu)CPU時(shí)序與控制MAR地址譯碼器讀 /寫驅(qū)動(dòng)器MDR存儲(chǔ)體 MB存儲(chǔ)單元該圖中表示了內(nèi)存儲(chǔ)器與 CPU之間的地址、數(shù)據(jù)以及控制信息的流動(dòng)概況 。內(nèi)存儲(chǔ)器的基本結(jié)構(gòu)及其數(shù)據(jù)組織1.主存 — 外存。n 高速緩存 — 主存； memory)主存外存n 上述四級(jí)存儲(chǔ)系統(tǒng)也可看成兩個(gè)二級(jí)系統(tǒng)：n 外存 m虛存((Cache)M1 M4M3M2 圖 n 為了發(fā)揮各種不同類型存儲(chǔ)器的長(zhǎng)處，避開其弱點(diǎn)，應(yīng)把它們合理地組織起來，這就出現(xiàn)了存儲(chǔ)系統(tǒng)層次結(jié)構(gòu)的概念。n 如果 CPU在小于存儲(chǔ)周期的時(shí)間之內(nèi)連續(xù)啟動(dòng)兩次存儲(chǔ)器訪問，那么存取結(jié)果的正確性將不能得到保證。cycle)是連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作所需的最小時(shí)間間隔。Time)是指從 CPU發(fā)出有效存儲(chǔ)器地址從而啟動(dòng)一次存儲(chǔ)器讀 /寫操作，到該讀 /寫操作完成所經(jīng)歷的時(shí)間。存取速度n 存儲(chǔ)器的存取速度可用 “存取時(shí)間 ”和 “存儲(chǔ)周期 ”這兩個(gè)時(shí)間參數(shù)來衡量。n 設(shè)存儲(chǔ)器芯片的地址線和數(shù)據(jù)線位數(shù)分別是 p和 q，則該存儲(chǔ)器芯片的編址單元總數(shù)為 2p， 該存儲(chǔ)器芯片的位容量為 2pq。1.存儲(chǔ)器的性能指標(biāo)n 計(jì)算機(jī)存儲(chǔ)器的性能指標(biāo)很多，例如存儲(chǔ)容量、存取速度、存儲(chǔ)器的可靠性、性能價(jià)格比、功耗等。存儲(chǔ)器的分類存儲(chǔ)器接口技術(shù)3.存儲(chǔ)器及其接口 本 章 主要內(nèi)容1.第 13章 半導(dǎo)體存儲(chǔ)器及其典型芯片2.高速緩存（ Cache） 技術(shù)存儲(chǔ)器概述n 就功能和接口技術(shù)而言，最重要的性能指標(biāo)是存儲(chǔ)器的 存儲(chǔ)容量 和 存取速度 。存儲(chǔ)容量n 存儲(chǔ)容量是存儲(chǔ)器可以容納的二進(jìn)制信息總量，即存儲(chǔ)信息的總位數(shù) (bits)， 也稱存儲(chǔ)器的 位容量 。2.n “存取時(shí)間 ”(Accessn “存儲(chǔ)周期 ”(memoryn 由于存儲(chǔ)器在完成讀 /寫操作之后需要一段恢復(fù)時(shí)間，所以通常 存儲(chǔ)器的存儲(chǔ)周期略大于存儲(chǔ)器的存取時(shí)間。存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)n 單獨(dú)用同一種類型的存儲(chǔ)器很難同時(shí)滿足 容量大、速度快及價(jià)格低 這三方面的要求。n 實(shí)際計(jì)算機(jī)系統(tǒng)中的存儲(chǔ)器層次結(jié)構(gòu)如圖 。存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)CPU寄存器組高速緩存 Mn外存 1 外存 4外存 3外存 2 virtual① ② n 這兩個(gè)二級(jí)系統(tǒng)的基本功能和設(shè)計(jì)目標(biāo)是不相同的， 前者的主要目的是為提高 CPU訪問存儲(chǔ)器的速度， 而后者是為了彌補(bǔ)主存容量的不足。內(nèi)存儲(chǔ)器基本結(jié)構(gòu)n 計(jì)算機(jī)內(nèi)存儲(chǔ)器的基本結(jié)構(gòu)及其與 CPU的連接情況如圖 ，其中虛線框內(nèi)為內(nèi)存儲(chǔ)器。圖 控制總線N位數(shù)據(jù)總線M位地址總線2. 存儲(chǔ)字的位數(shù)稱為 “字長(zhǎng) ”。一個(gè)多字節(jié)的存儲(chǔ)字在內(nèi)存中的存放情況通常有兩種不同的格式 :n 一種是 如在 Inteln 例如， 32位 (4字節(jié) )的存儲(chǔ)字 11223344H在內(nèi)存中的存放情況如圖 (a)所示，該 32位存儲(chǔ)字的地址即是 10000H。endianformat)；n 另一種 存放格式剛好是相反的排列情況：167。11223344H的存放情況如圖 (b)所示 .167。高字節(jié)數(shù)據(jù) 11H存放在最低地址單元 10000H中， 32位的存儲(chǔ)字的地址 10000H指向最高字節(jié)的存儲(chǔ)單元。 有人稱這種存放格式為 “大尾存儲(chǔ)格式 ”(bigmemory圖 多字節(jié)存儲(chǔ)字的兩種不同存放方式44H33H22H11H11H22H33H44H10000H10001H10002H10003H 10003H10000H(a)Motorola半導(dǎo)體存儲(chǔ)器及其典型芯片n 半導(dǎo)體存儲(chǔ)器從存儲(chǔ)器工作特點(diǎn)及功能的角度，可分為讀寫存儲(chǔ)器 RAM和只讀存儲(chǔ)器 ROM兩大類，其具體分類如圖 。圖 半導(dǎo)體存儲(chǔ)器的分類半導(dǎo)體存儲(chǔ)器EEPROMEPROMPROM掩模式 ROM動(dòng)態(tài) RAMDRAM靜態(tài) RAMSRAM可讀寫存儲(chǔ)器RAM只讀存儲(chǔ)器ROMVolatile memoryNonVolatile memory靜態(tài) RAM(SRAM)(1)靜態(tài) RAM的基本存儲(chǔ)單元通常由 6個(gè) MOS管組成，如圖。n 靜態(tài) RAM的優(yōu)點(diǎn)是 不需要刷新電路 ，從而簡(jiǎn)化了外部控制邏輯電路，此外靜態(tài) RAM存取速度比動(dòng)態(tài) RAM快 ，因而通常用作微型計(jì)算機(jī)系統(tǒng)中的 高速緩存(Cache)。靜態(tài) RAM芯片舉例n 常用的靜態(tài) RAM芯片主要有 611 6225 n 下面重點(diǎn)介紹