【正文】 位 (A19～ A0)。試計(jì)算為構(gòu)成該存儲(chǔ)器所需的芯片數(shù)，并給出地址分配情況 (“模塊選擇 ”、 “組選擇 ”、 “片內(nèi)地址 ”各占哪幾位 )。存儲(chǔ)地址的分配n 例 n 某計(jì)算機(jī)內(nèi)存系統(tǒng)由 32K1位的 SRAM芯片構(gòu)成，內(nèi)存容量為 1M字節(jié)，采用模塊結(jié)構(gòu)，每個(gè)模塊 128K字節(jié)，每個(gè)模塊分 4組。 剩下的 14位 (A13～ A0)作為存儲(chǔ)芯片的 “片內(nèi)地址 ”，片內(nèi)地址用以選擇芯片中的存儲(chǔ)單元。n Memory system designers use mercially available RAM chips to design larger memory systems:the major steps in such memory designs are the following:n 1. Based on speed and cost parameters,determining the types of memory ICs(static or dynamic) to be used in the design.n 2. Selecting an available IC of the type selected above,based on access time requirements and other physical parameters,such as the restriction on the number of chips that can be used and the power requirements .It is generally better to select an IC with the largest capacity in order to reduce the number of ICs the system.n 3. Determining the number of ICs needed－ N=(total memory capacity)/(chip capacity). 4. Arranging the above N ICs in a P*Q matrix,where Q=(number of bits per word in memory system)/(number of bits per word in the ICs) and P=N/Q.n 5. Designing the decoding circuitry to selcet a unique word corresponding to each address.n We have not addressed the issue of memory control in this design control unit of the puter system,of which the memory is a part,should produce control signals to strobe the address into the MAR,enable read/write .and gate the data in and out of MBR at appropriate times.n The following example illustrates the design.n Example n Design a 4K*8 memory using Intel 2114 RAM chips n Number of chips needed n = Total memory capacity/chip capacityn n = =8n The memory sysetem MAR will have 12 bits,since 4K = 4 1024 = ,the MBR will have 8 bits.n Since 2114s are anized with four bits per word .two chips are used in forming a memory word of eight bits .Thus,the eight 2114s are arranged in four rows,with two chips per row.n 4. The 2114 has 10 address least significant 10 bits of the memory system MAR are connected to the 10 address lines of each 2to4 decoder is used to decode the most significant two bits of the MAR,to select one of the four rows of 2114 chips through the CS signal on each 2114 chips .n 5. I/O lines of chips in each row are connected to the MBR .Note that these I/O lines are configured as tristate .The WE lines of all the 2114 chips are tied together to form the system WE.n n The memory system is shown in Figure .n Note that the number of bits in the memory word can be increased in multiples of 4 simply by including additional columns of the number of words needs to be extended beyond 4K , additional decoding circuitry will be needed.n 當(dāng)存儲(chǔ)器容量較大時(shí)，就需要在存儲(chǔ)矩陣的基礎(chǔ)上采用模塊式結(jié)構(gòu)組織整個(gè)內(nèi)存空間 System2141芯片引腳圖VccA10A7A6GND198765432181011121314151617A0WEDoutA5A4A3A2A1DinCSA11A9A8圖 n 圖 2141芯片構(gòu)造 16K8位存儲(chǔ)矩陣的框圖。6116芯片內(nèi)部功能框圖(3)6116芯片引腳圖表 131n 6116的引腳如圖 。n 626 六管靜態(tài) RAM基本存儲(chǔ)單元SRAM的 主要特點(diǎn)n 靜態(tài) RAM存儲(chǔ)電路 MOS管較多， 集成度不高 ，同時(shí)由于 T T2管必定有一個(gè)導(dǎo)通，因而 功耗較大 。靜態(tài) RAM的基本存儲(chǔ)單元n 基本存儲(chǔ)單元 (cells)是組成存儲(chǔ)器的基礎(chǔ)和核心，用于存儲(chǔ)一位二進(jìn)制代碼 “0”或者 “1”。n 本節(jié)將對(duì) RAM和 ROM的工作原理及典型芯片進(jìn)行分析和介紹。80x86系統(tǒng)中 (b)10002H10001Hendian 例如，在 Motorola的 680x0系統(tǒng)中， 32位存儲(chǔ)字 n 這種數(shù)據(jù)存放格式有人稱其為 “小尾存儲(chǔ)格式 ”(little內(nèi)存儲(chǔ)器中的數(shù)據(jù)組織n 在計(jì)算機(jī)存儲(chǔ)系統(tǒng)中，作為一個(gè)整體一次讀出或?qū)懭氪鎯?chǔ)器的數(shù)據(jù)稱為 “存儲(chǔ)字 ”。內(nèi)存儲(chǔ)器基本結(jié)構(gòu)CPU時(shí)序與控制MAR地址譯碼器讀 /寫驅(qū)動(dòng)器MDR存儲(chǔ)體 MB存儲(chǔ)單元內(nèi)存儲(chǔ)器的基本結(jié)構(gòu)及其數(shù)據(jù)組織1.主存 — 外存。高速緩存 — 主存； 外存 m虛存(n 為了發(fā)揮各種不同類型存儲(chǔ)器的長(zhǎng)處，避開其弱點(diǎn)，應(yīng)把它們合理地組織起來(lái)，這就出現(xiàn)了存儲(chǔ)系統(tǒng)層次結(jié)構(gòu)的概念。n 如果 CPU在小于存儲(chǔ)周期的時(shí)間之內(nèi)連續(xù)啟動(dòng)兩次存儲(chǔ)器訪問，那么存取結(jié)果的正確性將不能得到保證。Time)是指從 CPU發(fā)出有效存儲(chǔ)器地址從而啟動(dòng)一次存儲(chǔ)器讀 /寫操作，到該讀 /寫操作完成所經(jīng)歷的時(shí)間。n 設(shè)存儲(chǔ)器芯片的地址線和數(shù)據(jù)線位數(shù)分別是 p和 q，則該存儲(chǔ)器芯片的編址單元總數(shù)為 2p， 該存儲(chǔ)器芯片的位容量為 2pq。存儲(chǔ)器的性能指標(biāo)n 計(jì)算機(jī)存儲(chǔ)器的性能指標(biāo)很多，例如存儲(chǔ)容量、存取速度、存儲(chǔ)器的可靠性、性能價(jià)格比、功耗等。存儲(chǔ)器及其接口 本 章 主要內(nèi)容1.高速緩存（ Cache） 技術(shù)存儲(chǔ)容量n 存儲(chǔ)容量是存儲(chǔ)器可以容納的二進(jìn)制信息總量，即存儲(chǔ)信息的總位數(shù) (bits)， 也稱存儲(chǔ)器的 位容量 。n “存取時(shí)間 ”(Accessn 由于存儲(chǔ)器在完成讀 /寫操作之后需要一段恢復(fù)時(shí)間，所以通常 存儲(chǔ)器的存儲(chǔ)周期略大于存儲(chǔ)器的存取時(shí)間。存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)n 單獨(dú)用同一種類型的存儲(chǔ)器很難同時(shí)滿足 容量大、速度快及價(jià)格低 這三方面的要求。① ② 圖 控制總線N位數(shù)據(jù)總線M位地址總線2.n 例如， 32位 (4字節(jié) )的存儲(chǔ)字 11223344H在內(nèi)存中的存放情況如圖 (a)所示，該 32位存儲(chǔ)字的地址即是 10000H。format)；n 另一種 存放格式剛好是相反的排列情況：167。11223344H的存放情況如圖 (b)所示 .167。 有人稱這種存放格式為 “大尾存儲(chǔ)格式 ”(big圖 半導(dǎo)體存儲(chǔ)器及其典型芯片n 半導(dǎo)體存儲(chǔ)器從存儲(chǔ)器工作特點(diǎn)及功能的角度，可分為讀寫存儲(chǔ)器 RAM和只讀存儲(chǔ)器 ROM兩大類，其具體分類如圖 。半導(dǎo)體存儲(chǔ)器的分類半導(dǎo)體存儲(chǔ)器EEPROMEPROMPROM掩模式 ROM動(dòng)態(tài) RAMDRAM靜態(tài) RAMSRAM可讀寫存儲(chǔ)器RAM只讀存儲(chǔ)器ROMVolatile memoryNonVolatile memory靜態(tài) RAM(SRAM)(1)靜態(tài) RAM芯片舉例n 常用的靜態(tài) RAM芯片主要有 611 n 下面重點(diǎn)介紹 6116芯片。n 2141芯片是 4K1位的靜態(tài) RAM， 即它有 4K個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元的位數(shù)為 1位，其引腳布局如圖。用 4kx1位芯片組成 16kx8位存儲(chǔ)矩陣 MemoryICs圖 接下來(lái)的 2位 (A1 A14)作為 “組選擇 ”；167。圖 /n 目前，動(dòng)態(tài) RAM基本存儲(chǔ)單元是由一個(gè) MOS管和一個(gè)小電容構(gòu)成，故稱 “單管動(dòng)態(tài) RAM基本存儲(chǔ)單元電路 ”，其結(jié)構(gòu)如圖 。n 對(duì)電容漏電而引起信息丟失這個(gè)問題的解決辦法是定期地對(duì)內(nèi)存中所有動(dòng)態(tài) RAM存儲(chǔ)單元進(jìn)行 刷新(refresh)， 使原來(lái)表示邏輯 “1”電容上的電荷得到補(bǔ)充，而原來(lái)表示邏輯 “0”的電容仍保持無(wú)電荷狀態(tài)。n DRAM的 高存儲(chǔ)密度、低功耗 及每位 價(jià)格便宜 的突出優(yōu)點(diǎn)，使之非常適用于在需要較大存儲(chǔ)容量的系統(tǒng)中用作主存儲(chǔ)器。n 下面以一個(gè) 1M1位的 DRAM芯片為例進(jìn)行概要說(shuō)明。DRAM芯片引腳信號(hào)圖 511000A是 1M1位的高速 DRAM芯片，片內(nèi)共有 1048576個(gè)基本存儲(chǔ)單元。讀 /寫控制 W( 高電平為讀操作，低電平為寫操作 )、行地址選通 RAS、 列地址選通 CAS、測(cè)試功能控制 TF(Test511000A芯片內(nèi)部功能框圖如圖 。511000A引腳圖圖 只讀存儲(chǔ)器 ROM1. 掩模式 ROM(MaskedROM)3.Avalanche圖 μw/cm２） 的紫外線透過(guò)窗口照射時(shí)，所有存儲(chǔ)電路中浮柵上的電荷會(huì)形成光電流泄放掉，使浮柵恢復(fù)初態(tài)。EPROM)n EPROM雖然可以多次編程，具有較好的靈