【正文】 同樣任何時序電路都可組合電路加上存儲元件構(gòu)成。由基本門構(gòu)成的兩類數(shù)字電路，一類是組合電路，在邏輯上輸出總是當(dāng)前輸入狀態(tài)的函數(shù)；另一類是時序電路，其輸出是當(dāng)前系統(tǒng)狀態(tài)與當(dāng)前輸入狀態(tài)的函數(shù)，它含有存儲元件。 PLD 是大規(guī)模集成電路技術(shù)發(fā)展的產(chǎn)物，是一種半定制的集成電路，結(jié)合計算機(jī)軟件技術(shù)可以快速、方便的構(gòu)建數(shù)字系統(tǒng)。 4 基于 VHDL 的設(shè)計方法 圖 11 給出了自頂向下的設(shè)計流程的框圖說明，它包括以下設(shè)計階段： 圖 11 自頂向下的設(shè)計流程 與其他的硬件描述語言相比， VHDL 具有較強(qiáng)的行為仿真級與綜合級的建模功能，這種能遠(yuǎn)離具體硬件，基于行為描述方式的硬件描述語言恰好滿足典型的自頂向下的設(shè)計方法，因而能順應(yīng) EDA 技術(shù)發(fā)展的趨勢，解決現(xiàn)代電子設(shè)計應(yīng)用中出現(xiàn)的各類問題。 VHDL 語言具有很強(qiáng)的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。正因?yàn)?VHDL 的硬件描述與具體的工藝和硬件結(jié)構(gòu)無關(guān)， VHDL 設(shè)計程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍。這種設(shè)計突破了傳統(tǒng)門級設(shè)計中的瓶頸，極大的減少了電路設(shè)計的時間和錯誤發(fā)生率，降低了開發(fā)成本，縮短了設(shè)計周期。 VHDL 最顯著特點(diǎn)是： (1)與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 硬件描述語言 VHDL VHDL 語言的產(chǎn)生及特點(diǎn) VHDL 的英文全名是 VHSIC（ Very High Speed Integrated CiruitHardwre Description Language） ,于 1983 年由美國國防部（ DOD）發(fā)起創(chuàng)建，由 IEEE（ The Institue of Electrical and Electronics Engineers） 進(jìn)一步發(fā)展，并在 1987 年作為“ IEEE 標(biāo)準(zhǔn) 1076”發(fā)布。系統(tǒng)級芯片不僅集成 RAM 和微處理器，也集成 FPGA。 3 此外，隨著系統(tǒng)開發(fā)對 EDA 技術(shù)的目標(biāo)器件各種性能要求的提高， ASIC 和 FPGA將更大程度相互融合。 (4)高性能的 EDA 工具得到長足的發(fā)展，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計提供了功能強(qiáng)大的開發(fā)環(huán)境?？删幊踢壿嬈骷_始進(jìn)入傳統(tǒng)的 ASIC 市場。 (2)由于工藝線寬的不斷縮小，在半導(dǎo)體材料上的許多寄生效應(yīng)已不能簡單被忽略。 隨著市場需求的增長，集成工藝水平的可行性以及計算機(jī)自動設(shè)計技術(shù)的不斷提高，單片系統(tǒng)，或稱系統(tǒng)集成芯片成為 IC 設(shè)計的發(fā)展方向。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工 具將高層次描述 轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一且這些概念構(gòu)思 以高層次描述的形式輸人計算機(jī)， EDA 系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。然而，電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的所有工作（包括設(shè)計忙人、仿真和分析、設(shè)計修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計方法，也即系統(tǒng)級設(shè)計方法，應(yīng)運(yùn)而生。 由此可見，電路級的 EDA 技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng)險消滅在設(shè)計階段，縮短了開發(fā)時間，降低了開發(fā)成本。在制作 PCB 板之前還可以進(jìn)行 PCB 后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼2 容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。這一次仿真主要是檢驗(yàn)設(shè)計方案在功能方 面的正確性。接著進(jìn)行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。物理級設(shè)計主要指 IC 版圖設(shè)計，一般由半導(dǎo)體廠家完成。它融合多學(xué)科與一體，又滲透于各學(xué)科之中，打破了軟件和硬件間的壁壘，使計算機(jī)的軟件技術(shù)和硬件實(shí)現(xiàn)、設(shè)計效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。因此，嚴(yán)格地說， EDA 技術(shù)應(yīng)該是這兩者的結(jié)合，是這兩個技術(shù)領(lǐng)域共同孕育的奇葩。另一方面來看，在現(xiàn)代高新電子產(chǎn)品的設(shè)計和生產(chǎn)中，微電子技術(shù)和現(xiàn)代電子設(shè)計技術(shù)是相互促進(jìn)、相互推動又相互制約的兩個技術(shù)環(huán)節(jié)?，F(xiàn)代電子技術(shù)的核心是 EDA 技術(shù)，其依賴功能強(qiáng)大的 計算機(jī)，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。 本次設(shè)計在 EDA 軟件開發(fā)平臺 MAX+PLUSⅡ上利用硬件描述語言 VHDL 進(jìn)行設(shè)計編程。I 基于 FPGA 的數(shù)字式相位測量儀的設(shè)計與制作 摘要： 本設(shè)計給出了基于 FPGA 核心的數(shù)字式相位測量的基本原理與實(shí)現(xiàn)方案，實(shí)現(xiàn)的是對兩列信號的相位差的精確測量并數(shù)字顯示測量結(jié)果。該系統(tǒng)利用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對其進(jìn)行設(shè)計開發(fā)，系統(tǒng)由相位測量儀、數(shù)字式移相信號發(fā)生器和移相網(wǎng)絡(luò)三個模塊構(gòu)成， 整個裝置具有原理簡單，測量精度高 ,測量結(jié)果顯示直觀的特點(diǎn)。 關(guān)鍵詞： FPGA/CPLD、 VHDL、測相儀 II FPGAbased digital phasemeasuring instrument design and production Abstract: The design is based on the FPGA core of the digital phase measurement and realization of the basic principles of the programme, the realization of the two signals in the phase of precision measurement and statistics show that the measurement results. The system of programmable logic devices based system chips, with their VHDL design and development, the system by the phasemeasuring instrument, the digital shift believe that the phaseshifting, generator and a work of three modules, the device has a simple theory, measurement Highprecision measurement results show that the visual characteristics. The design of the EDA software development platform MAX + PLUS Ⅱ on the use of hardware description language VHDL design programming. Key words: FPGA / CPLD； VHDL； measurement of the instrument1 第 1 章 緒論 EDA 技術(shù)概述 引言 20 世紀(jì)末，電子技術(shù)獲得飛速發(fā)展，在其推動下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會的各個領(lǐng)域，有力推動社會生產(chǎn)力的發(fā)展和社會信息化程度的提高，同時也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。 EDA 技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和 EDA 軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)。前者代表了物理層在廣度和深度上硬件電路實(shí)現(xiàn)的發(fā)展，后者則反映了現(xiàn)代先進(jìn)的電子理論、 電子技術(shù)、仿真技術(shù)、設(shè)計工藝和設(shè)計技術(shù)與最新的計算機(jī)軟件技術(shù)有機(jī)的融合和升華。 EDA 技術(shù)已不是某一學(xué)科的分支或某種新的技能技術(shù)，它應(yīng)該是一門綜合性學(xué)科。 EDA 技術(shù)發(fā)展趨勢 EDA 技術(shù)的每一次進(jìn)步，都引起了設(shè)計層次上的一次飛躍，從設(shè)計層次上分， 70年代 為物理級設(shè)計（ CAD）， 80 年代為電路級設(shè)計（ CAE）， 90 年代進(jìn)入到系統(tǒng)級設(shè)計（ EDA）。 ⑴ 電路級設(shè)計 ： 電子工程師接受系統(tǒng)設(shè)計任務(wù)后，首先確定設(shè)計方案，并選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計電路原理圖。在進(jìn)行系統(tǒng)仿真時，必須要有元件模型庫的支持，計算機(jī)上模擬的檢人輸出波形代替了實(shí)際電路調(diào)試中的信號源和示波器。 仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行 PCB 板的自動布局布線。后仿真主要是檢驗(yàn) PCB 板在實(shí)際工作環(huán)境中的可行性。 ⑵ 系統(tǒng)級設(shè)計 ： 進(jìn)人 90 年代以來 ，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時限緊迫。 高層次設(shè)計是一種 “ 概念驅(qū)動式 ” 設(shè)計，設(shè)計人員無須通過門級原理圖描述電路，而是針對設(shè)計目標(biāo)進(jìn)行功能描述。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了，產(chǎn)品的研制周期。 利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的最后目標(biāo)，是完成專用集成電路 ASIC 的設(shè)計和實(shí)現(xiàn)， ASIC 作為最終的物理平臺，集中容納了用戶通過 EDA 技術(shù)將電子應(yīng)用系統(tǒng)的既定功能和技術(shù)指標(biāo)具體實(shí)現(xiàn) 的硬件實(shí)體。這一發(fā)展趨勢表現(xiàn)在如下幾個方面： (1)超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米工藝，如 m、90nm已經(jīng)走向成熟，在一個芯片上完成系統(tǒng)級的集成已成為可能。這就對 EDA 工具提出更高的要求。 (3)電子系統(tǒng)的成本、減少系統(tǒng)的體積、設(shè)計速 度也成為一個產(chǎn)品能否成功的關(guān)鍵因素，促使 EDA 工具和 IP 核應(yīng)用更為廣泛。 (5)計算機(jī)硬件平臺性能大幅度提高，為復(fù)雜 SoC 設(shè)計提供了物理基礎(chǔ)?，F(xiàn)在，傳統(tǒng) ASIC 和 FPGA 之間的界限正變的模糊。這個 EDA 和 IC 設(shè)計工業(yè)都朝這個方向發(fā)展，這并非是 FPGA 與 ASIC 制造商競爭的產(chǎn)物，對于用戶來說，意味著有了更多的選擇。從此， VHDL 成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。 (2)對于 VHDL 完成的一個確定設(shè)計，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)化為門級網(wǎng)表。 (3)VHDL 對設(shè)計的描述具有相對的獨(dú)立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必關(guān)心最終的目標(biāo)器 件是什么而進(jìn)行獨(dú)立的設(shè)計。 (4)由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的前提下，只需改變類屬參數(shù)或函數(shù)，就能改變設(shè)計的規(guī)模和結(jié)構(gòu)。用 VHDL 進(jìn)行電子系統(tǒng)設(shè)計的一個很大的優(yōu)勢是設(shè)計者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對不影響功能的 與工藝有關(guān)的因素花費(fèi)過多的時間和精力。 可編程邏輯器件 可編程邏輯器件 PLD 是 20 世紀(jì) 70 年代發(fā)展起來的一種新的集成器件。 可編程邏輯器件的原理結(jié)構(gòu)框圖 不論是簡單的還是復(fù)雜的數(shù)字電路系統(tǒng)都是由基本門來構(gòu)成的，如與門、或門、非門、傳輸門等。人們發(fā)現(xiàn)任何組合邏輯電路都可以用與門 或門二級電路實(shí)現(xiàn)。由此，人們提出了 一種可編程電路結(jié)構(gòu)，即乘積項(xiàng)邏輯可編程結(jié)構(gòu) 。如下圖 13： 圖 13 PLD按集成度分類 基于 FPGA 的 EDA 開發(fā)流程及 MAX+plusⅡ系統(tǒng) 基于 FPGA 的 EDA開發(fā)流程 (1)設(shè)計輸入 將電路系統(tǒng)以一定的表達(dá) 方式輸入計算機(jī)，是在 EDA 軟件平臺上對 FPGA/CPLD開發(fā)的最初步驟，使用 EDA 工具的設(shè)計輸入可分為兩種類型。圖形輸入中常用的是原理圖輸入方法。 ②硬件描述語言文本輸入 這種方式與傳統(tǒng)的計算機(jī)軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言（ HDL）的電路設(shè)計文本，如 VHDL 的源程序進(jìn)行編輯輸入。 當(dāng)輸入的 HDL 文件在 EDA 工具中檢測無誤后，首先面臨的是邏輯綜合，因此要求HDL 源文件中的 語句都是可綜合的。 ⑶ 適配 適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)支文件配制于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。適配完成后可以利用適配產(chǎn)生的仿真文件 作確的時序仿真，同時產(chǎn)生可用于編程的文件。 就是接近真實(shí)期間運(yùn)行特性的仿真，仿真文件中包含了器件硬件特性參數(shù)，因而，仿真精度高。 是直接對 VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及任何具體器件的硬件特性。 ⑸編程下載 把適配后生成的下載或者配置文件，通過編程器或編 程電纜向 FPGA或 CPLD下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。 MAX+plusⅡ 系統(tǒng) MAX+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， MAX+plusⅡ 界面友7 好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。 使用 MAX+plusⅡ ，設(shè)計者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要用自己熟悉的設(shè)計輸入工具建立設(shè)計， MAX+plusⅡ 會自動把這些設(shè)計轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式。