【正文】 們設(shè)計出多種非易失且可編程的（除掩模型 ROM 外）存儲器。 非易失性存儲器（ NVW） 隨著集成電路的高速發(fā)展， MOS 電路地位越來越重要 ， MOS 的存儲結(jié)構(gòu)在電路中廣泛應(yīng)用。 Pentium II 又把 L2 Cache 移至 CPU 內(nèi)核之外的黑盒子里。 主要規(guī)格： 一種是置于 CPU 與主存間的高速緩存，它有兩種規(guī)格：一種是固定在主板上的高速緩存（ Cache Memory ）；另一種是插在卡槽上的 COAST（ Cache On A Stick）擴充用的高速緩存，另外在 CMOS 芯片 1468l8 的電路里，它的內(nèi)部也有較小容量的 128 字節(jié) SRAM，存儲我們所設(shè)置的配置數(shù)據(jù)。而 DRAM（ Dynamic Random Access Memory)每隔一段時間，要刷新充電一次，否則內(nèi)部的數(shù)據(jù)即會消失，因此 SRAM 具有較高的性能，但是 SRAM 也有它的缺點，即它的集成度 3 3 較低，相同容量的 DRAM 內(nèi)存可以設(shè)計為較小的體積，但是 SRAM 卻需要很大的體積，且 功耗較大。可見，對這樣的存儲電路，讀得的信息和原來存入的信息正好相反 ,所以要通過讀出放大器進(jìn)行反相在送往 數(shù)據(jù)總線。讓我們看一下動態(tài)效果 讀操作時，先通過公用的預(yù)充電管 Q4 使讀數(shù)據(jù)線上的分布電容 CD 充電，當(dāng)讀選擇線為高電平有效時 ， Q3 處于可導(dǎo)通的狀態(tài)。 2 2 圖 11 3 管動態(tài) RAM 的基本存儲電路 在這個 電路中，讀選擇線和寫選擇線是分開的，讀數(shù)據(jù)線和寫數(shù)據(jù)線也是分開的。 圖 11 所示為 動態(tài) RAM 的工作原理 。為了保持?jǐn)?shù)據(jù)， DRAM使用電容存儲，所以 必須隔一段時間刷新（ refresh）一次，如果存儲單元沒有被刷新，存儲的信息就會丟失。 半導(dǎo)體存儲器的技術(shù)指標(biāo)主要有： 1. 存儲容量：存儲單元個數(shù) M每單元位數(shù) N 2. 存取時間：從啟動讀 (寫 )操作到操作完成的時間 3. 存取周期：兩次獨立的存儲器操作所需間隔的最小時間 4. 平均故障間隔時間 MTBF（可靠性） 5. 功耗：動態(tài)功耗、靜態(tài)功耗 動態(tài)隨機存儲器（ DRAM） DRAM（ Dynamic Random Access Memory），即動態(tài)隨機存取存儲 器 最為常見的系統(tǒng)內(nèi)存。 按其制造工藝可分為：雙極晶體管存儲器和MOS 晶體管存儲器。 DRAM 主要用于主存（內(nèi)存的主體部分）， SRAM 主要用于高速緩存存儲器。按其功能可分為：隨機存取存儲器（簡稱 RAM）和只讀存儲器（只讀 ROM） 。 1 1 第 1 章 緒論 半導(dǎo)體 存儲器以其容量大、體積小、功耗低、存取速度快、使用壽命長等特點 ， 已廣泛應(yīng)用于數(shù)字系統(tǒng)。 Layout design。 Nonvolatile。 本文還闡述了關(guān)于版圖設(shè)計方面的相關(guān)知識。 I I 摘 要 基于浮柵概念的閃存由于其小的單元尺寸和良好的工作性能已經(jīng)成為最通用的非易失性存儲器。本文 著重介紹了基于 NOR的非易失性存儲器的 設(shè)計 ， 分析了基于 NOR 的非易失存儲器的工作原理和應(yīng)用前景；設(shè)計了 一個 64 位 的 該寄存器的電路圖和版圖； 通過 對版圖和電路圖 DRC和 LVS的驗證， 最終得出 了正確的版圖和電路圖。 關(guān)鍵詞 ： 存儲器；非易失 性 ； NOR；版圖設(shè)計； DRC II II Abstract The flash based on the concept of the floating gate has bee the most general nonvolatile memory because of its small unit size and good working performance. This paper mainly introduced the design of nonvolatile memory based on NOR gate. The working principles and application prospects of the nonvolatile memory based on NOR gate have been detailed analyzed. The schematic and layout of the 64bit circuit has been designed, which pass through the DRC and LVS, thus verifies the correct designing. This paper also introduces some relevant knowledge about layout design. Keywords: Memory。 NOR。 DRC III III 目 錄 第 1 章 緒論 ......................................................... 1 半導(dǎo)體存儲器 ................................................ 1 動態(tài)隨機存儲器（ DRAM） ................................. 1 靜態(tài)隨機存取存儲器（ SRAM） ............................. 2 非易失性存儲器（ NVW） ....................................... 3 鐵電存儲器 (FeRAM) ...................................... 3 磁性隨機存儲器 (MRAM) ................................... 4 浮柵場效應(yīng)管 ................................................ 5 第 2 章 基于 NOR 非易失存儲器電路設(shè)計 ................................. 7 第 3 章 基于 NOR 的非易失存儲器版圖設(shè)計 .............................. 9 版圖設(shè)計流程 ................................................ 9 版圖設(shè)計規(guī)則 ................................................ 9 線寬規(guī)則 .............................................. 10 間距規(guī)則 .............................................. 10 交疊規(guī)則 .............................................. 11 延伸規(guī)則 .............................................. 11 天線效應(yīng) .............................................. 12 版圖驗證 ................................................... 12 DRC（ Design Rule Check）設(shè)計規(guī)則檢查 .................. 13 LVS(Layout Versus Schematic)版圖和電路圖一致性檢查 .... 13 基于 NOR 的非易失版圖實現(xiàn) ................................... 13 8 位 8 位非易失存儲器電路圖 ........................... 13 8 位 8 位非易失存儲器版圖 ............................. 14 DRC 檢測 .............................................. 15 第 4 章 結(jié)論 ....................................................... 17 參考文獻(xiàn) ........................................................... 18 致謝 ............................................... 錯誤 !未定義書簽。 半導(dǎo)體存儲器 半導(dǎo)體存儲器 (Semiconductor memory) 是一種以半導(dǎo)體電路作為存儲媒體的存儲器 ， 內(nèi)存儲器就是由稱為存儲器芯片的半導(dǎo)體集成電路組成。 RAM 包括 DRAM（動態(tài)隨機存取存儲器）和 SRAM（靜態(tài)隨機存取存儲器），當(dāng)關(guān)機或斷電時，其中的信息都會隨之丟失。 ROM 主要用于 BIOS 存儲器。 按其存儲原理可分為：靜態(tài)和動態(tài)兩種。 DRAM 只能將數(shù)據(jù)保持很短的時間。（關(guān)機就會丟失數(shù)據(jù) ） 。 動態(tài) RAM 也是由許多基本存儲元按照行和列來組成的。 寫操作時，寫選擇線為 1，所以 Q1 導(dǎo)通，要寫入的數(shù)據(jù)通過 Q1 送到 Q2的柵極，并通過柵極電容在一定時間內(nèi)保持信息。若原來存有 1， 則 Q2 導(dǎo)通，讀數(shù)據(jù)線的分布電容 CD 通過 Q Q2 放電 ,此時讀得的信息為 0，正好和原存信息相反；若原存信息為 0,則 Q3 盡管具備導(dǎo)通條件，但因為 Q2 截止，所以， CD 上 的 電壓 保持不變，因而，讀得的信息為 1。 靜態(tài)隨機存取存儲器（ SRAM） SRAM 不需要刷新電路即能保存它內(nèi)部存儲的數(shù)據(jù)。所以在主板上 SRAM 存儲器要占用一部分面積。還有為了加速 CPU 內(nèi)部數(shù)據(jù)的傳送，自 80486CPU 起，在 CPU 的內(nèi)部也設(shè)計有高速緩存，故在 Pentium CPU 就有所謂的 L1 Cache（一 級高速緩存）和 L2Cache（二級高速緩存）的名詞，一般 L1 Cache 是內(nèi)建在 CPU 的內(nèi)部， L2 Cache 是設(shè)計在CPU 的外部，但是 Pentium Pro 把 L1 和 L2 Cache 同時設(shè)計在 CPU 的內(nèi)部，故Pentium Pro 的體積較大。 SRAM 顯然速度快，不需要刷新的操作，但是也有另外的缺點，就是價格高，體積大，所以在主板上還不能作為用量較大的主存。但 MOS 存儲結(jié)構(gòu)（如 DRAM 和 SRAM）存在很明顯的缺點，就是掉電后所存儲的數(shù)據(jù)會丟失。最近基于浮柵概念的閃存由于其小的單元尺寸和良好的工作性能已經(jīng)成為最通用的非易失存儲器。當(dāng)前應(yīng)用于存儲器的鐵電材料主要有鈣鈦礦結(jié)構(gòu)系列，包括 PbZr1xTixO3， SrBi2Ti2O9 和 Bi4xLaxTi3O12 等。 DRO 模式是利用鐵電薄膜的電容效應(yīng)，以鐵電薄膜電容取代常規(guī)的存儲電荷的電容，利用鐵電薄膜的極化反轉(zhuǎn)來實現(xiàn)數(shù)據(jù) 4 4 的寫入與讀取。這種破壞性的讀出后需重新寫入數(shù)據(jù)，所以 FeRAM 在信息讀取過程中伴隨著大量的擦除 /重寫的操作。目前，市場 上的鐵電存儲器全部都是采用這種工作模式。Pr)實現(xiàn)對來自源 —漏電流的調(diào)制，使它明顯增大或減小，根據(jù)源 —漏電流的相對大小即可讀出所存儲的信息，而無需使柵極的極化狀態(tài)反轉(zhuǎn)，因此它的讀出方式是非破壞性的。但迄今為止，這種鐵電存儲器尚處于實驗室研究階段，還不能達(dá)到實用程度。理論上來說，鐵磁體是永久不會失效的，因此它的寫入次數(shù)也是無限的。由于 GMR 元件需較大電流成為無法突破的難點，因此無法達(dá)到高密度存儲器的要求。 MTJ 與 GMR 元件的最大差異是隔開兩層磁性材料的是絕緣層而非金屬層。 MTJ 元件通過內(nèi)部金屬導(dǎo)線所產(chǎn)生的磁場強度來改變不同的阻值狀態(tài)，并以此記錄 “0”與 “1”的信號。不過， NVE 公司于 2021 年 11 月宣 布，其工程師研制成功迄今為止最高的自旋穿隧結(jié)磁阻 (SDT)。 浮柵場效應(yīng)管 非易失存儲器就是利用基于浮柵結(jié)構(gòu)的閃存器。這種場效應(yīng)管的結(jié)構(gòu)與普通場管有很大區(qū)別。通常情況下，浮 柵不帶電荷，則場效應(yīng)管處于不導(dǎo)通狀態(tài)，場效應(yīng)管的漏極電平為高，則表示數(shù)據(jù) 1。這樣大量電子從源極流向漏極，形成相當(dāng)大的電流，產(chǎn)生大量熱電子，并從襯底的二氧化硅層俘獲電子，由于電子的密度大，有的電子就到達(dá)了襯底與浮柵之間的二氧化硅層，這時由于選擇柵加有高電壓，在電場作用下，這些電子又通過二氧化硅層到達(dá)浮柵，并在 6 6 浮柵上形成電子團(tuán)。由于浮柵為負(fù)， 所以選擇柵為正，在存儲器電路中，源極接地，所以相當(dāng)于場效應(yīng)管導(dǎo)通，漏極電平為低，即數(shù)據(jù) 0 被寫入。根據(jù)隧道效應(yīng)和量子力學(xué)的原理，浮柵上的電子將穿過勢壘到達(dá)源極，浮柵上沒有電子后，就意味著信息被擦除了。 7 7 第 2 章 基于 NOR 非易失存儲器 電路設(shè)計 只讀存儲陣列也可以看做是一種簡單的組合布爾型網(wǎng)絡(luò)，他對每個輸入組合（即每個地址）都會產(chǎn)生一個指定的輸出值。接下來，我們將分析 MOS 陣列的實現(xiàn)方法。在此圖中，每一列有一個偽 nMOS NOR 門構(gòu)成，每個門都有一些行信號即字線驅(qū)動。如果一個被激活的晶體管位于列和被選行的交點上，那么列的電壓將被晶體管下拉到邏輯低電平。這樣，交 點上沒有激活的晶體管時存儲邏輯 “ 1” ，有激活晶體管時存儲邏輯 “ 0” 。 圖 21 基于 NOR 的 ROM 陣列示例 8 8 表 21 基