【正文】 表示數(shù)據(jù) 1。由于浮柵為負(fù)， 所以選擇柵為正，在存儲器電路中，源極接地，所以相當(dāng)于場效應(yīng)管導(dǎo)通，漏極電平為低，即數(shù)據(jù) 0 被寫入。 7 7 第 2 章 基于 NOR 非易失存儲器 電路設(shè)計 只讀存儲陣列也可以看做是一種簡單的組合布爾型網(wǎng)絡(luò)，他對每個輸入組合（即每個地址）都會產(chǎn)生一個指定的輸出值。在此圖中，每一列有一個偽 nMOS NOR 門構(gòu)成，每個門都有一些行信號即字線驅(qū)動。這樣，交 點上沒有激活的晶體管時存儲邏輯 “ 1” ，有激活晶體管時存儲邏輯 “ 0” 。圖 22 所示為在一個 NOR ROM 陣列中， 4 個 nMOS 晶體管形成了有兩條金屬位線和兩條多晶硅字線的交點。 圖 22 一種 NOR ROM 陣列的版圖示例 9 9 第 3 章 基于 NOR 的非易失存儲器版圖設(shè)計 集成電路掩模版圖設(shè)計是實現(xiàn)集 成電路制造所必不可少的設(shè)計環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能、成本與功能。 版圖設(shè)計是創(chuàng)建工程制圖（網(wǎng)表）的精確的物理描述的過程，而這一物理描述遵守由制造工藝、設(shè)計流程以及通過仿真顯示為可行的性能要求所帶來的一系列約束。 版圖設(shè)計的流程一般可表述為首先把整個電路劃分成若干個模 塊；然后對版圖進(jìn)行規(guī)劃，確定各個模塊在芯片中的具體位置；完成各個模塊的版圖及模塊之間的互連；最后對版圖進(jìn)行驗證。優(yōu)點：版圖設(shè)計獨立于工藝和實際尺寸 。這種方法的好處是各尺寸可相對獨立地選擇，可以把每個尺寸定得更合理，所以電路性能好，芯片尺寸小。在利用 DRC(設(shè)計規(guī)則檢查 )對版圖進(jìn)行幾何規(guī)則檢查時，對于寬度低于規(guī)則中指定的最小寬度的幾何圖形，計算機(jī)將給出錯誤提示。例如，為確保晶體管在有源區(qū)邊緣正常工作，多晶硅柵極必須在有源區(qū)以外具有最小延伸。因此，亞微米 CMOS 工藝通常限制了這種幾何圖形的總面積，從而將柵氧化層被迫壞的可能性減到最小，如果有必要使用大面積的幾何圖形，就必須像一樣，斷開第一層金屬。只有經(jīng)歷了這些驗證過程且合格的版圖才能放心的用來制作光刻掩模板，否則，版圖設(shè)計中的錯誤，哪怕是一個十分微小的錯誤都會使制造的芯片報廢。 LVS(Layout Versus Schematic)版圖和電路圖一致性檢查 LVS 是把設(shè)計好的版圖和電路圖進(jìn)行對照和比較，要求兩者達(dá)到完全一致，原則上應(yīng)對一 下級方面進(jìn)行驗證： 1）所有信號的電氣連接關(guān)系。 如果有不符合之處將一報告形式輸出。雖然目前非易失存儲器最先進(jìn)就是閃存， 生產(chǎn)商們正在開發(fā)多種新技術(shù)，以便使閃存 也擁有像 DRAM 和 SDRAM 那樣的高速、低價、壽命長等特點。在設(shè)計電路圖的時候，就要考慮如何為版圖的設(shè)計節(jié)省面積，還有對數(shù)字電路要有廣泛的研究，不能出現(xiàn)明顯的電路失誤。 18 18 參考文獻(xiàn) [1] SungMo Kang 著 . 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