【正文】 OM的內(nèi)容都必須連續(xù)輸出。 經(jīng) D/A轉(zhuǎn)換的電流信號(hào)通過(guò)集成運(yùn)放電路轉(zhuǎn)換成電壓信號(hào)，再通過(guò)低通濾波電路濾除高頻分量，最后可在示波器上觀察到連續(xù)、平滑的波形。 基于 MCU 與 FPGA 結(jié)合的 波形發(fā)生器設(shè)計(jì)方案 利用單片機(jī)作為控制芯片，由MCU 產(chǎn)生頻率控制字和相位控制字并送給 FPGA。 基于 Matlab 與 FPGA 結(jié)合的 波形發(fā) 生器設(shè)計(jì)方案 綜合了采用 MCU與 FPGA結(jié)合的技術(shù)的方案的所有優(yōu)點(diǎn)，而且此方案用軟件來(lái)實(shí)現(xiàn)采用 MCU 與 FPGA 結(jié)合的技術(shù) 方案 中用硬件實(shí)現(xiàn)的功能，具有簡(jiǎn)單易操作的優(yōu)點(diǎn)也大大的降低了成本。 圖 波形發(fā)生電路原理圖 利用 FPGA 實(shí)現(xiàn)波形發(fā)生器的工作原理如下：時(shí)鐘脈沖產(chǎn)生 一個(gè) 50Mhz 的固有頻率，送往 FPGA 目標(biāo)芯片，波形數(shù)據(jù) 存儲(chǔ)于 FPGA 內(nèi)部的 ROM 中，這個(gè) ROM是由 FPGA 中的 EAB 利用 LPMROM 定制 來(lái) 實(shí)現(xiàn) 的 ，它所占的存儲(chǔ)容量小，轉(zhuǎn)換速度快， FPGA 中的波形發(fā)生控制電路向波形數(shù)據(jù) ROM 發(fā)出地址信號(hào)，當(dāng)接受來(lái)自 FPGA 的地址信號(hào)后，將從數(shù)據(jù)線輸出相應(yīng)波形數(shù)據(jù)，地址變化的越快，輸出數(shù)據(jù)的速度越快，然后通過(guò) D/A 轉(zhuǎn)換 器 對(duì)數(shù)據(jù)進(jìn)行處理。下圖 是 DAC0832 在波形發(fā)生器里應(yīng)用的電路： / c s1/ C S2GND3D34D25D16D07D713D614D515D416GND10VR8V C C20X F E R17W R 218I O U T 212I O U T 111FB9U1D A C0 8 3 25 1 P F123 8 4T L 0 8 2 1 / 1V C C+5+ 12 1 2OUT數(shù)據(jù)總路線 圖 DAC0832 及外圍電路 在圖 中 ， CS 、 1WR 、 2WR 、 XFER 均接地， ILE 接高電平。 因此，在可編程DAC0832 數(shù)模轉(zhuǎn)換器上沒(méi)有設(shè)計(jì)轉(zhuǎn)換完成查詢標(biāo)志或轉(zhuǎn)換完成中斷請(qǐng)求輸出信號(hào)，不能夠采用查詢等待方式或者中斷響應(yīng)方式啟動(dòng) DAC0832 數(shù)模轉(zhuǎn)換器的數(shù)模轉(zhuǎn)換過(guò)程，只能夠使用直接控制方式啟動(dòng) DAC0832 數(shù)模轉(zhuǎn)換器的數(shù)模轉(zhuǎn)換操作。所以說(shuō)， DAC0832 需要外接集成運(yùn)算放大器 才能將電流轉(zhuǎn)變成輸出電壓。對(duì)應(yīng)的引腳功 能如圖 所示 : 圖 DAC0832 引腳排列圖 數(shù)字量輸入線 07DI DI 常和 CPU 數(shù)據(jù)總路線相連，用于輸入 CPU 送來(lái)的待轉(zhuǎn)換數(shù) 字量。 1WR 和 2WR 的脈沖寬度要求不小于 500ns。 OUT1I + OUT2I 為一常數(shù)，若輸入數(shù)值量全為“ 1”時(shí)，則 OUT1I取最大值， OUT2I 取最小值；若輸入全為“ 0”時(shí)， OUT1I 取最小值， OUT2I 取最大值。 邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 13 ②工作方式 由于 DAC0832 內(nèi)部有兩級(jí)緩沖寄存器，所以有三種工作方式可供選擇： 直通工作方式 1WR 、 2WR 、 XFER 及 CS 接低電平， ILE 接高電平。這種工作方式可以用來(lái)實(shí)現(xiàn)多片 D/A轉(zhuǎn)換器的同步輸出。 表 DAC0832 轉(zhuǎn)換表 參考電壓 輸入數(shù)據(jù) 輸出電壓 二進(jìn)制 十進(jìn)制數(shù) 十六進(jìn)制 單級(jí)性輸出 REFV 7D 6D 5D 4D 3D 2D 1D 0D D H A1U +5V 0 0 0 0 0 0 0 0 0 00 0V 1 0 0 0 0 0 0 0 128 80 1 1 1 1 1 1 1 1 255 FF 濾波電路設(shè)計(jì) (1)濾波電路原理 濾波器是一種能使有用信號(hào)頻率通過(guò) ,同時(shí)抑制無(wú)用頻率 成分的電路 ,廣泛應(yīng)用于電子、電氣、通信、計(jì)算機(jī)等領(lǐng)域的信號(hào)處理電路中。 在本次設(shè)計(jì)中，我們要濾除的頻率分量主要是 D/A 轉(zhuǎn)換器所產(chǎn)生的高頻分量，與我們所要保留的信號(hào)頻率相差很遠(yuǎn)，因此相對(duì)來(lái)說(shuō)，濾波器在通帶內(nèi)的平坦程度對(duì)我們來(lái)說(shuō)比其衰減陡度更為重要，本次設(shè)計(jì)選擇一階低通濾波器電路。 其頻率特性為 ： ? ? 0cGG jw w1+ j w? () 幅頻特性為 ： ? ? 02cGG ωω1+ω??????? () 相頻特性為 ： ? ?cωδ w = πa rc ta n ω?????? () 已知截止頻率 0f ， 先確定 R 的值，然后根據(jù) cw = ff1/RC ， f f cC 1/ R w? ，得出電容的值，再由電容值去求電阻值。 只適合于低頻信號(hào) 。 下載電路 FPGA 配置可以使用專用的編程設(shè)備，也可以使用下載電纜。 ByteBlaster(MV)下載電纜與 ALTERA 器件的接口一般是 10 芯的接口，其中 ByteBlaster(MV)與計(jì)算機(jī)并口連接。 基于 SRAM LUT 的 FPGA 器件，由于是易失性器件，以 ICR(InCircuit Reconfigurability)即在線可重配置方式代替在線系統(tǒng)可編程 (ISP)。 圖 為 FPGA 芯片 PS 模式配置電路。 nSTATUS： 雙向集電極開(kāi)路，上電后被器件拉低， 在 5uS之內(nèi)， 被器件釋放， (當(dāng)使用一個(gè)專用配置器件時(shí)，專用加載器件將控制這個(gè)腳為低長(zhǎng)達(dá) 200ms。 CONF_DONE：雙向集電極開(kāi)路，狀態(tài)輸出：在配置之前和配置過(guò)程中，器件驅(qū)動(dòng)本管腳為 0，一旦所有配置數(shù)據(jù)都被接收并沒(méi)有錯(cuò)誤發(fā)生，則初始化時(shí)鐘周期開(kāi)始時(shí)器件釋放本管腳；狀態(tài)輸入：在所有數(shù)據(jù)被接收后，本管腳為高電平，器件初始化，然后進(jìn)入用戶模式；本管腳必須通過(guò)一個(gè) 1K的電阻上拉到 VCCIO外部的信號(hào)源可以驅(qū)動(dòng)本管腳為低， 來(lái)延遲初始化的過(guò)程，當(dāng)使用一個(gè)配置器件進(jìn)行配置除外，在配置以及初始化之后，驅(qū)動(dòng)本管腳為低 ， 不影響配置器件。在多器件配置過(guò)程中， 這個(gè)管腳用來(lái)連接后面器件的 nCE引腳， 最后一片的 nCEO懸空。 CLKUSR：輸入， 可選的用戶時(shí)鐘輸入信號(hào)：用在初始化過(guò)程中； (注：在 初始化過(guò)程中可以繼續(xù)使用配置數(shù)據(jù)用的 DCLK，或者切換到用 CLKUSR)。 INIT_DONE： 輸出集電極開(kāi)路，狀態(tài)管腳：可以被用來(lái)指示器件已經(jīng)被初始化或者已經(jīng)進(jìn)入用戶模式；在配置過(guò)程中 INIT_DONE 引腳保持低電平，在初始化之前和之后， INIT_DONE引腳被釋放，被上拉到 VCCIO通過(guò)一個(gè)外部上拉電阻，因?yàn)?INIT_DONE在配置之前是三態(tài)，所以被外部的上拉電阻拉到高電平。 (2)FLEX1OK 配置引腳 FLEX1OK 主要由嵌入式陣列塊、邏輯陣列塊、快速通道 (FastTrack)和 I/O單元四部分組成。 EPF10K10 有 84I/O 口，其豐富的 IO 資源，大大滿足了用戶的需求，其具體的 IO 引腳與對(duì)應(yīng)的引腳序號(hào)如表 所示： 表 I/O 引腳對(duì)應(yīng)的引腳序號(hào) 引 腳 編 號(hào) 引 腳 編 號(hào) 引 腳 編 號(hào) 引 腳 引 腳 I/O7 16 I/O17 28 I/O27 49 I/O37 62 I/O8 17 I/O18 29 I/O28 50 I/O38 64 I/O9 18 I/O19 30 I/O29 51 I/O39 65 I/O10 19 I/O20 35 I/O30 52 I/O40 66 I/O11 21 I/O21 36 I/O31 53 I/O41 67 I/O12 22 I/O22 37 I/O32 54 I/O43 71 I/O13 23 I/O23 38 I/O33 58 I/O44 72 I/O14 24 I/O24 39 I/O34 59 I/O15 25 I/O25 47 I/O35 60 I/O16 27 I/O26 48 I/O36 61 FLEX10K10 主要特點(diǎn)如下： ① 它是工業(yè)世界的第一種嵌入式可編程邏輯器件，提供了在單個(gè)器件中的系統(tǒng)集成，具有實(shí)現(xiàn)宏函數(shù)的嵌入式陣列和實(shí)現(xiàn)普通功能的邏輯陣列； ② 高密度，它具有 10000—150000 個(gè)可用門，高達(dá) 40960 位內(nèi)部 RAM； ③ 系統(tǒng)支持多電壓 I/O 接口； ④ 低功耗， 系統(tǒng)維持狀態(tài)小于 ； ⑤ 靈活的內(nèi)部連接，快速、可預(yù)測(cè)連線延時(shí)的快速通道連續(xù)式分布結(jié)構(gòu)。基于 FPGA波形發(fā)生器的 VHDL 的實(shí)現(xiàn)經(jīng)過(guò)以下幾個(gè)過(guò)程，首先利用 MATLAB 軟件編寫波形查找表程序生成波形查找表（請(qǐng)參看第 4 章）獲得波形數(shù)據(jù)，利用 MAX+plusⅡ軟件依次 建立波形數(shù)據(jù)文件、在 FPGA 生成 ROM 空間存儲(chǔ)波形數(shù)據(jù)再經(jīng)過(guò)編譯、仿真、下載和測(cè)試即可以得到波形了。以上所示的數(shù)據(jù)格式只是為了節(jié)省篇幅，實(shí)用中每一數(shù)據(jù)組占一行。 通過(guò)在圖 所示窗口的“ Browse”鈕，找到 ROM 中的加載文件 路徑和文件名： d:\lihui\. 其中 ROM 元件的 inclock 是地址瑣存時(shí)鐘 。 USE 。 END lpm。 lpm_address_control: STRING。 inclock: IN STD_LOGIC 。 lpm_rom_ponent : lpm_rom GENERIC MAP (LPM_WIDTH = 8, LPM_WIDTHAD = 6, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LPM_FILE = D:/lihui/) PORT MAP ( address = address, inclock = inclock, q = sub_wire0)。在出現(xiàn)的 Untitled Text Editor 文本編輯窗口中鍵入 VHDL 程序 ,輸入完畢后，選擇菜單 File→Save ，彈出“ Save As”對(duì)話框。設(shè)定后可以看到邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 24 MAX+plusⅡ 主窗口左上方的工程路徑指向?yàn)椋?d:\lihui\lpm。完成器件選擇后，按“ OK” 按鈕。方法是 在進(jìn)入編輯窗口 后 ,選擇 Processing→ Fitter Setting，消去最上面的“ Use Quartus Fitter… ”項(xiàng)。 再 進(jìn)行時(shí)序仿真。 在彈出的對(duì)話框如圖 所示， 在彈出的對(duì)話框中首先單擊“ List”按鈕，這時(shí)左列表框?qū)⒘谐鲈撛O(shè)計(jì)的所有信號(hào)節(jié)點(diǎn)。 波形編輯器窗口中已經(jīng)調(diào)入所有的節(jié)點(diǎn)信號(hào)，在為編輯窗口 輸入信號(hào)設(shè)定必要的測(cè)試電平之前，首先需要設(shè)定相關(guān)的仿真參數(shù)。 最后為輸入信號(hào)加上激勵(lì)電平并運(yùn)行仿真器觀察波形。 在 MAX+plusⅡ 創(chuàng)建內(nèi)部的 ROM 空間，調(diào)入已生成的 正弦波數(shù)據(jù) 文本文件，并對(duì)已定制的 ROM 文件進(jìn)行編譯后仿真，仿真后所得到的波形時(shí)序如上圖所示，當(dāng)來(lái)一個(gè)時(shí)鐘信號(hào)脈沖 inclock 立即從對(duì)應(yīng)的輸入信號(hào) address 取出數(shù)據(jù)送往 q 輸出。 use 。 end。 end ponent。 signal count12: std_logic_vector(11 downto 0)。 then q1=q1+1。event and clk=39。139。 end if。 end。選擇主菜單“ MAX+plusⅡ ”中的仿真器項(xiàng)“ Simulator”單擊彈出的仿真對(duì)話框中的“ Start”按鈕。 clk 所選的時(shí)鐘輸入信號(hào)為 50Mhz，在高速的 clk 的掃描頻率輸入情況下，當(dāng)來(lái)一個(gè)上升沿觸發(fā)，計(jì)數(shù)器 count12 計(jì)數(shù)器開(kāi)始計(jì)數(shù)， data 在給定的初始地址每次加 1，一直加到內(nèi)部信號(hào) count12 為 0FE0H 時(shí)，內(nèi)部信號(hào) Fss 置 1， count12 不為 0FE0H，信號(hào) Fss 置 0，由頂層的 VHDL 硬件邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 28 描述語(yǔ)言可知，當(dāng) Fss 為上升沿時(shí)，從定制的內(nèi)部 ROM里取一個(gè)數(shù)據(jù)送住引腳 Dout作為信號(hào)輸出。 如圖 所示。共 12 個(gè) EAB 含 2048 個(gè)存儲(chǔ)位單元，總共 24576 個(gè)存儲(chǔ)位。鎖定的方法是，對(duì) clk，用鼠標(biāo)將 clk 拖到下面芯片的 2 號(hào)引腳上，然后松開(kāi)鼠標(biāo)。 圖 設(shè)置編程下載方式 圖 通過(guò) JTAG 口向 FPGA下載 SOF 文件 邵陽(yáng)學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 31 此編程方式對(duì)應(yīng)計(jì)算機(jī)的并行口下載通道，“ MV”是混合電壓的意思，主要指對(duì) Altera 的各類芯核電壓（如 5V、 與 等）的 FPGA/CPLD 都能由此下載。 (4)示波器觀察 波形 圖 f=， A=1， a=0示波器實(shí)拍的 正弦波波形圖 圖 f=1623Hz， A=1， a=0示