【正文】 電大學(xué)出版社 ， 2020， 195200. [10] 馬鴻文 .新一代出租車計價器微機設(shè)計系統(tǒng) [M].西安： 電子科學(xué)出版社 ， 2020， 201207. [11] 李洋， EDA 技術(shù)使用教程 [M].北京 ： 機械工業(yè)出版社， 2020， 171181. [12] 張 亦華 ,嚴明 .數(shù)字電路 EDA 入門 —— VHDL 程序?qū)嵗?[M].北京 ： 郵電大學(xué)出版社， 2020，170177. [13] 王開軍 ,姜宇柏 .面向 CPLD/FPGA 的 VHDL 設(shè)計 [M].北京 ： 機械工業(yè)出版社， 2020， 4552. [14] 潘松，黃繼業(yè)編 . EDA 技術(shù)實用教程（第三版） [M].西安：電子 科學(xué)出版社， 2020， 142153. [15] 吳海青，趙明忠 . 一種基于 VHDL 語言的出租車計費器的研究 [M].北京： 電子技術(shù)應(yīng)用出版社， 2020， 7275. [16] 張立，張光新 .FPGA 在多功能計費器 系統(tǒng)中的應(yīng)用 [M].浙江 ：浙江 大學(xué)控制科學(xué) 出版社 ，2020， 5158. [17] 林愿 .基于 CPLD/FPGA 的出租車計費系統(tǒng)的設(shè)計實現(xiàn) [M]. 西安：電子科學(xué)出版社， 2020，94101. [18] 康華光 .電子技術(shù)基礎(chǔ)模擬部分 [M].北京 ： 高等教育出版社， 2020， 4995. 合肥師范學(xué)院 2020屆本科生畢業(yè)論文（設(shè)計） 14 附 錄 程序： library ieee。和老 師的溝通交流更使我從其他的角度對 EDA 設(shè)計有了新的認識，也對自己提出了新的要求 。 雖然畢業(yè)設(shè)計內(nèi)容繁多，過程繁瑣但我的收獲卻更加豐富。而且通過對整體的掌控，對局部的取舍，以及對細節(jié)的斟酌處理，都使我的設(shè)計能力得到了鍛煉，經(jīng)驗得到了豐富，并且意志品質(zhì)力，抗壓能力及耐力也都得到了不同程度的提升。 由圖中可以看出 ，當復(fù)位信號 reset 為高電平時，系統(tǒng)所有寄存器、計數(shù)器都清零；當開始計費信號 start 信號有效時，計費器開始計費，根據(jù)出租車行駛的速度 sp的取值計算所用花費和行駛里程；當停止計費信號有效時，計費器停止工作 。由各個模塊電路元件連接而成的系統(tǒng)電路圖如圖 ， clk 為時 鐘周期信號， start/stop 是啟動停止按鍵電路， reset 為自動清零電路。 圖 44 計費模塊仿真功能圖 合肥師范學(xué)院 2020屆本科生畢業(yè)論文（設(shè)計） 11 系統(tǒng)電路及 仿真 系統(tǒng)頂層電路的設(shè)計既可以采用原理圖的輸入法，也可以使用文本（ VHDL 語言程序）輸入法。 圖 43 計時模塊仿真波形圖 計費模塊仿真 計費模塊的仿真波形圖如圖 44所示。 圖 42 計程模塊仿真波形圖 合肥師范學(xué)院 2020屆本科生畢業(yè)論文（設(shè)計） 10 計時模塊仿真 計時模塊的仿真波形圖如圖 43所示。 圖 41 速度模塊仿真波形圖 計程模塊仿真 計程模塊的仿真波形如圖 42所示。 圖 34 計費模塊 合肥師范學(xué)院 2020屆本科生畢業(yè)論文（設(shè)計） 9 四 系統(tǒng)仿真 將各個功能模塊的 VHDL 語言程序輸入到 Quartus Ⅱ進行仿真，得到的仿真波形圖如下： 速度模塊仿真 速度模塊的仿真波形圖如圖 41所示。最終輸出為總費用。當時間達到足夠長時，產(chǎn)生 timecount 脈沖，并重新計時。當總費用大于 20 元后，單價 price 由原來的 元變成 元，用作計時收費。 計費模塊 Kmmoney1 用于產(chǎn)生 enable 和 price 信號。 VHDL 語言程序見附錄，模塊原件符號如下。通過對 sp信號的判斷，當 sp=0，開始記錄時間。VHDL 語言程序見附錄，模塊原件符號如下。一個 clkout 脈沖相當于行進 100m 所以只要記錄 clkout 的脈沖數(shù)目即可確定共行進的距離。 圖 31 速度模塊 計程模塊 此模塊主要用于記錄行進的距離。同時由 t對 clk進行計 數(shù)，當 t等于 kinside 時，把 clkout 信號置 1， t 清 0。當其為 1時，則在總費用上加上相應(yīng)的費用。 計費模塊 ： 由兩個進程組成。當時間達到足夠長時產(chǎn)生 timecount 脈沖，并重新計時。通過對速度信號 sp 的判斷決定是否開始記錄時間。 Speed模塊 Time模塊 Kilometers 模塊 Kmmoney 模塊 總費用 總里程 Reset Sp Start 合肥師范學(xué)院 2020屆本科生畢業(yè)論文（設(shè)計） 6 計程模塊：由于一個 clkout 信號代表行進 100m，故通過對 clkout 計數(shù)，可以獲得共行進的距離 kmcount。 速度模塊：通過對速度信號 sp 的判斷，決定變量 kinside 的值。 系統(tǒng)接收到 start 信號后，首先把部分寄存器賦值，總費用不變，單價 price 寄存器通過對總費用的判斷后賦為 3元。那么，工程可分為三部分：里程，等待時間，計價。 時序邏輯：讓里程的檔與檔之間變換的時刻產(chǎn)生脈沖，讓等待時間每滿 3分鐘產(chǎn)生一個脈沖，計價 block 的輸入端為脈沖，每來一個脈沖，輸出價格狀態(tài)變一次，可實現(xiàn)設(shè)計。 組合邏輯：公里和時間作為輸入，價格為輸出。 設(shè)計規(guī)劃 設(shè)計的關(guān)鍵在于計價 block 的設(shè)計。其功能要求如下： 計費標準為起步 3 元，車行 3公里后為 /公里，當計費達到 20 元后，每公里加收 50%的車費，車停止每 3分鐘增加 元。（也叫后仿真） 通常以上過程可以都在 PLD/FPGA 廠家提供的開發(fā)工具。 (4) 布局布線： 將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進行布線，即把設(shè)計好的邏輯安放 PLD/FPGA內(nèi)。通常 VHDL 文件保存為 .vhd 文件， Verilog 文件保存為 .v 文件 (2) 功能仿真： 合肥師范學(xué)院 2020屆本科生畢業(yè)論文（設(shè)計） 4 將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進行時序仿真） (3) 邏輯綜合： 將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式。例如，當我們要改變校驗符號的數(shù)量或多項式時，若采用 VHDL 語言輸入法，只需修改少量的 VHDL 語言源代碼即可，而若采用原理 圖輸入的方法，則改動起來就顯得十分麻煩 [18]。 （ 7） VHDL 用源代碼描述來進行復(fù)雜控制邏輯的 設(shè)計，靈活又方便，同時也便于設(shè)計結(jié)果的交流、保存和重用 [17]。 （ 5）對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 （ 4） VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 應(yīng)用 VHDL 進行工程設(shè)計的優(yōu)點是多方面的： （ 1）作為硬件描述語言的第一個國際標準， VHDL 具有很強的可移植性。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成，其他的設(shè)計就可以直接調(diào)用這個實 體。 除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。系統(tǒng)的功能驗證完成后，將抽象的高層設(shè)計自頂向下逐級細化，直到與所用可編程邏輯器件相對應(yīng)的邏輯描述。這些描述可以從最抽象的系統(tǒng)級直到最精確的邏輯級，甚至門級。 VHDL 語言覆蓋面廣，描述能力強，能支持硬件的設(shè)計、驗證、綜合和測試，是一種多層次的硬件描述語言。這兩種版本在書寫格式上有細微的差別，不過絕大部分 EDA軟件都支持這兩種版本的書寫格式。 VHDL 有兩個標準版本，最早是在 1987 年底， IEEE 公布了 VHDL 的標準版本 IEEE_1076。 VHSIC 計劃和同期的 ARPAR（先進的計算機體系結(jié)構(gòu)）計劃，成為后來信息高速公路計劃的基礎(chǔ)。目前常用的硬件描述語言有 VHDL、 VerilogHDL 、 ABEL 等。沒有 EDA技術(shù)的支持，想要完成超大規(guī)模集成電路的設(shè)計制造是不可想象的；反過來，生產(chǎn)制造技術(shù)的不斷進步又必將對 EDA技術(shù)提出新的要求 [11]。 合肥師范學(xué)院 2020屆本科生畢業(yè)論文（設(shè)計） 2 EDA 技術(shù) EDA 是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子 CAD通用軟件包，它根據(jù)硬件描述語言 HDL 完成的設(shè)計文件，自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線及仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。同時能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自上而 下的設(shè)計方案中。而此次選做的畢業(yè)課題是“基于 CPLD/FPGA的租出車計費器”，利用現(xiàn)在已經(jīng)很成熟的可編程邏輯器件來實現(xiàn)這一計費系統(tǒng)，相對用51單片而言，會比較簡單，這也同樣體現(xiàn)出 EDA 技術(shù)上的優(yōu)勢 [9]。這些都暴露了傳統(tǒng)計費器靈活性和升級換代能力的不足 [7]。傳統(tǒng)的出租車計費器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本以及使用習(xí)慣上都具有一些優(yōu)勢，但是隨著出租車價格市場化，我國加入 WTO 以來主導(dǎo)出租車行業(yè)成本的許多因素主要包括油價的波動，都對傳統(tǒng)的出租車計費器提出了更高的要求 [6]。計費系統(tǒng)在各大、中城市出租車中使 用越來越 廣泛 [4]。并且由于分立器件多，必然造成電源功耗大，芯片易發(fā)熱