【正文】 華東交通大學(xué)畢設(shè)計 23 圖 516 譯碼輸出部分仿真圖 整體 原理與仿真 1) 出租車計費器 首先 通過傳感器測出 輪子是否有運動，如果沒有 開 動，則自動開始記錄時間，達到一定時間要加收時間等待費用，如果在一定的時間內(nèi)運動了，則記錄輪子的轉(zhuǎn)圈數(shù) ,從而自動計算出輪子 轉(zhuǎn)動的圈數(shù) 的長度 由此計算出出租車行駛的距離 。 end if。cha1=c1。 cha3=c3。 km1=k1。m1。039。cha0=0000。cha2=0000。km0=0000。min0=0000。039。139。 七段顯示數(shù)碼管 （ 1） 七段數(shù)碼顯示管的電路圖符號圖如下圖 5－ 13所示 . 圖 5－ 13七段數(shù)碼顯示管電路符號圖 （ 2） 七段數(shù)碼顯示管的波形仿真圖如下圖 5－ 14 所示： 基于 FPGA 的出租車計費系統(tǒng)設(shè)計 22 圖 514 七段數(shù) 譯碼顯示 仿真圖 2） 譯碼顯示輸出部分 （ 1） 的電路符號圖如下圖 5－ 15 所示： 圖 515 譯碼顯示輸出部分 電路符號圖 譯碼顯示輸出部分的主要代碼如下： if f_139。 通過對輸入模塊的選擇信號判斷，而顯示計程車運行的狀態(tài)，比如說計價多少、走了多長時間、走了多少路程等 。 1） 這里的譯碼顯示模塊包括四個譯碼器和四個七段顯示數(shù)碼管 。 通過譯碼顯示模塊，人們才能得到想要的信息 。 end if。 else k0=k0+1。 else 華東交通大學(xué)畢設(shè)計 21 k1=k1+1。then if k0=1001 then k0=0000。 elsif stop=39。 then k1=0000。 （ 1） 計程部分的電路符號圖 如下圖示 5－ 11 所示 ： 完成計程部分的主 要源代碼如下如所： if start=39。同樣也送入譯碼顯示模塊 。 （ 2）計時部分的波形仿真圖如圖 5－ 10 所示： m0 的計時輸出為 4分鐘。 基于 FPGA 的出租車計費系統(tǒng)設(shè)計 20 else w=w+1。 else m0=m0+1。 else m1=m1+1。 ―― 此 IF 語句完成等待計時 if m0=1001 then m0=0000。 華東交通大學(xué)畢設(shè)計 19 圖 5－ 8 計價部分的波形仿真圖 2） 計時部分： 是對乘客的乘車時間進行計時（包括等待的時間和行進的時間），分別以秒和分的形式送去顯示譯碼模塊，到 59 分時自動歸零 。 此部分代碼完成等待超過 2分鐘時的計費功能 。 if(c15=1) then temp1=m0。)then if(c1515)then――此 IF 語句完成等待計費功能 。 elsif(en1=39。 end if。then 說明超過了三公里； if(c191)then 加到 19 角就說明車子行駛了 1公里； c19:=c19+1。 圖 57 計價部分的電路符號圖 計價部分 的主要源代碼如下所示： if en0=39。 基于 FPGA 的出租車計費系統(tǒng)設(shè)計 18 1） 計價部分：由計程車的起步費 6元加上等待過程中的計費 /分，再加上行進過程中的計費 元 /公里，然后再把計算出來的數(shù)分別以百元，十元，元，角的單位表示出來，送去顯示譯碼模塊 。 計量模塊其實在整個系統(tǒng)中就充當一個計算器的功能 。 2)控制模塊的波形仿真圖如下圖 5－ 5 所示： 從仿真圖中可以看出 輸出信號 e0 和 e1 的為輸出信號 （當 en0=1 時說明出租車行駛超過了 3 公里，此時出租車按照每公里 元計費，當 en1=1 時說明出租車等待超過了 2分鐘此時出租車按每分鐘 元計費）。 end if。 else en1=39。m000000010 then 此 IF 語句得到 en1 使能信號 en1=39。039。139。 end if。 else en0=39。k000000011 then 此 IF 語句得到 en0使能信號 en0=39。039。039。039。039。039。 控制模塊的電路符號圖如下圖 5－ 4 所示： 從圖中可以看到控制模塊 有 3 個輸入端口 即 clk時鐘信號， start 計價使能信號和 stop 等待信號。 描述了出租車計 費器整個工作過程的狀態(tài) 。 2）秒分頻模塊的波形仿真圖如下圖 5－ 3 所示： 從圖中可以看到當 Q_1 計數(shù)達到 99 的時候那么 f_1 就產(chǎn)生一個 1公里脈沖信號。 end if。 F_1=39。139。 else if Q_1=99 then 此 IF語句是得到頻率為 1Hz 的頻率信號和 1 公里脈沖 Q_1=0。039。039。另一個是 計費器的使能信號 start。分頻模塊的電路符號圖如下圖 5－ 2 所示。 四個模塊有機地結(jié)合在一起，實現(xiàn)了基于 FPGA 出租車計費系統(tǒng)的設(shè)計 。 計量模塊也是系統(tǒng)中一個十分重要的模塊，它分為三個部分，分別為計價部分、計時部分和計程部分，是出租車計費系統(tǒng)多功能實現(xiàn)的保證 。 控制模塊是整個系統(tǒng)的核心部分，對各個部分起到了調(diào)控的作用 。分別為：秒分頻模塊、控制模塊、計量模塊和譯碼顯示模塊 。 1) 計 價范圍： 0～ ； 計價分辨率： 元； 2） 計程范圍： 0～ 99公里； 計價分辨率： 公里； 3） 計時范圍： 59 分； 計時分辨率： 1分鐘； 整體設(shè)計方案的實現(xiàn) 出租車計費器的控制系統(tǒng)以 FPGA 為核心控制器 。 處于等待的狀態(tài)下滿足 2 分鐘以內(nèi)計 2 元，以后以 元 /分計費 。 基于 FPGA 的出租車計費系統(tǒng)設(shè)計 14 5 出租車計費系統(tǒng)的設(shè)計 整體方案設(shè)計 設(shè)計的主要技術(shù)指標 實現(xiàn)計程車的計價器功能 。 方案的確定 從以上兩種方案的比較 可以看出基于 FPGA 的設(shè)計方案要優(yōu)于基于單片機的設(shè)計方案基于 FPGA 的設(shè)計 方案穩(wěn)定性更強且相對于單 片機的設(shè)計方案來說它更易于將來進行功能擴展 。 5)基于 FPGA 的出租車計費器原理組成框圖如圖 42 所示 ： 華東交通大學(xué)畢設(shè)計 13 圖 42基于 FPGA 的計費器原理組成框圖 兩種方案的比較 1)方案一的開發(fā)及制作成本較低，能較大程度地利用資源，但 外圍電路較多，調(diào)試復(fù)雜，抗干擾能力差，特別對這種計程車的計價器需要長時間不間斷運作的系統(tǒng)，由于主要是軟件運作，容易出錯，造成系統(tǒng)不穩(wěn)定 。 計時數(shù)據(jù)送入譯碼顯示模塊進行譯碼，最后送至以分為單位對應(yīng)的數(shù)碼管上顯示 。 4)譯碼顯示模塊：譯碼顯示模塊完成計價，計時和計程數(shù)據(jù)顯示 。 2)控制模塊 ：控制模塊主要是完成對計費器狀態(tài)的控制 。 它是由分頻模塊，控制模塊，計 量模塊和譯碼顯示模塊構(gòu)成 。 基于 FPGA 的出租車計費器 的 設(shè)計 方案 基于 FPGA 的出租車計費 是外部輸入模塊，控制模塊和顯示模塊三部分組成 。 (5)顯示子程序服務(wù)程序 由于是分屏顯示數(shù)據(jù)，所以就要用到 4 個顯示子程序 ,分別是 :時分秒顯示子程序（ HMS_DIS）、金額單價顯示子程序（ CP_DIS）、路程單價顯示子程序 (DP_DIS)、單價調(diào)節(jié) 子程序 (PA_DIS)。 4)中途等待中斷服務(wù)程序 當在計數(shù)狀態(tài)下霍爾開關(guān)沒有輸出信號，片內(nèi)的 T1 定時器便被啟動，每當計時到達10分鐘，就對當前金額加上中途等待的單價，以后每十分鐘都自動加上中途等待的單價 。 3)里程計數(shù)中斷服務(wù)程序 每當霍爾傳感器輸出一個低電平信號就使單片機中斷一次，當里程計數(shù)器對里程脈沖計滿 1000 次時，就有程序?qū)斍翱傤~，使微機進入里程計數(shù)中斷服務(wù)程序 中 。 然后，主程序?qū)⒏鶕?jù) 各標志寄存器的內(nèi)容，分別完成啟動、清除、計程和計價等不同的操作 。 6)出租車計費器的原理框圖如下圖 41所示 ： 圖 41基于片機的計費器原理框圖 掉電存儲 里程計算單元 單片機 鍵盤 控制 總金額顯示 單價顯 示 串口顯示驅(qū)動電路 基于 FPGA 的出租車計費系統(tǒng)設(shè)計 12 程序設(shè)計 模 塊 1)主程序模塊 在主程序模塊中，需要完成對各接口芯片的初始化、出租車起價和單價的初始化、中斷 向量的設(shè)計以及開中斷、循環(huán)等待等工作 。 5)用單片機實現(xiàn)出租車計價器 的開發(fā) 。 3)里程計算單元是通過安裝傳感器檢測到的信號，送到單片機，經(jīng)處理計算 ,送給顯示單元 。 基于單片機出租車計費器設(shè)計 方案 硬件各模塊的功能 1)鍵盤控制功能是啟動出租車計價器，改變出租車計價器的狀態(tài)如運行、等待計時、不同計費模式的切換 。 8） Opencore 特性 MAX＋ PLUS II軟件具有開放核的特點，它允許設(shè)計人員添加自己認為有價值的宏函數(shù)。 基于 FPGA 的出租車計費系統(tǒng)設(shè)計 10 7） Megacore 功能 Megacore 功能是為復(fù)雜的系統(tǒng)級功能提供的，經(jīng)過校驗的 HDL 網(wǎng)表文件，它能使 FLEX 10K、 FLEX 8000、 FLEX 6000、 MAX 9000 和 MAX 7000 器件系列實現(xiàn)最優(yōu)化的設(shè)計。由于 MAX＋ PLUSII 支持各種器件系列，設(shè)計人員不必學(xué)習(xí)新工具即可支持新結(jié)構(gòu)。調(diào)用庫單元進行設(shè)計，可以大大減輕設(shè)計人員的工作量，也可成倍地縮短設(shè)計周期。 3）完全集成化 MAX＋ PLUS II 的設(shè)計輸入、處理與校驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試，縮短開發(fā)周期。 51 或 4。目前， MAX＋ PLUSII 支持與 Cadence、Exemplarlogic、 Mentor Graphics、 Synopsys、 Synplicity、 Viewlogic 和其它公司的 EDA工具的接口。 Max+plusII的特點 1）開放的界面 Altera 的工作與 EDA 廠家緊密結(jié)合，使 MAX＋ PLUSII 軟件可 與其它工業(yè)標準的設(shè)計輸入．綜合與校驗工具相連接。設(shè)計處理一般在數(shù)分鐘內(nèi)完成。其設(shè)計速度非?？臁Ｊ褂?MAX+PLUSII 的設(shè)計者不需精通器件內(nèi)部的復(fù)雜結(jié) 構(gòu)。 不同廠家或不同型號的 FPGA，在可編程邏輯塊的內(nèi)部結(jié)構(gòu)、規(guī)模、內(nèi)部互連的結(jié) 構(gòu)等方面經(jīng)常存在較大的差異 。 可編程邏輯功能塊是實現(xiàn)用戶功能的基本單元，多個邏輯功能塊通常規(guī)則地排成一個陣列結(jié)構(gòu)，分布于整個芯片；可編程輸入 /輸出塊完成芯片內(nèi)部邏輯與外部管腳之 間的接口，圍繞在邏輯單元陣列四周；可編程內(nèi)部互連資源包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個可編程邏輯塊或輸入 /輸出塊連接起來，構(gòu)成特定功能的 電路 。 盡管這些 FPGA 的具體結(jié)構(gòu)和性能指標各有特色，但它們都有一基于 FPGA 的出租車計費系統(tǒng)設(shè)計 8 個共同之處，即由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊，從 而實現(xiàn)不同的設(shè)計 。 基于 Flash 的 FPGA 可以提供加密、低功耗、上電工作、 可重復(fù)編程的方案 。 這些新的 SIC3最低價將達到 1。 actel 公司于 2020 年 1 月 24 日在美國加利福 尼亞總部發(fā)布了它的 ProASIC3 和ProASIC3E系列的 FPGA。 .sof 文件用于直接下載到 芯片（掉電后會消失）， .pof 文件用于 rom 芯片下載（掉電后不消失）。 5）時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時 序（也叫后仿真）。 邏輯綜合軟件會生成 .edf（ edif）的 EDA 工業(yè)標準文件 。 2）功能仿真：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確 也叫 前仿真 ，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進行時序仿真） 。借用 MAXPLUSII 或 QuartusII 等軟件用 VHDL 語言開發(fā) FPGA 的完整流程為： 1）文本編輯： 用任何文本編輯器都可以進行，也可以用專用的 HDL 編輯環(huán)境。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)