【正文】 劉欲曉，方強(qiáng)，黃宛寧 .EDA技術(shù)與 VHDL電路開發(fā)應(yīng)用實(shí)踐 [M]；北京：電子工業(yè)出版社， 2020（ 4）， 175～ 186. [16] [英 ]Jone Wulenskl. VHDL Digtal System Design[M]，北京：電子工業(yè)出版社， 2020， 10～105. [17] San Jose. MAX+PLUS II Introduction USA[M]： Altera Corporation， 2020， 52～ 69. ） 20 附錄 VHDL 程序 1) Speed 模塊 library ieee。電子技術(shù)應(yīng)用， . [5] 廖艷秋 . FPGA 的出租車計(jì)費(fèi)器 [J]。主要參考文獻(xiàn) [1] 劉韜，樓興華 . 《 FPGA數(shù)字電子系統(tǒng)設(shè)計(jì) 與開發(fā)實(shí)例導(dǎo)航》 [M]. 北京 :人民郵電出版社， ， 27～ 36. [2] 王輝，殷穎，陳婷，俞一鳴 . MAX+plusⅡ和 QuartusⅡ應(yīng)用于開發(fā)技巧 [M]. 北京 :機(jī)械工業(yè)出版社， ， 293～ 316. [3] 焦敏 . FPGA 在出租車計(jì)費(fèi)器上的應(yīng)用研究 [J]。在系統(tǒng)設(shè)計(jì)過程中，我也遇到了較多的困難，我十分感謝我的朋友和老師給與我的幫助和支持，使我能順利完成本系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。付老師淵博的知識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和誨人不倦的精神永遠(yuǎn)是我學(xué)習(xí)的榜樣。 這些都說明可編程器件已成為現(xiàn)在及未來很長一段時(shí)間的主流，用它來實(shí)現(xiàn)的出租車計(jì)費(fèi)器省去很多外圍電路，穩(wěn)定，簡單有效，將來必然可以設(shè)計(jì)出更多更 強(qiáng)大的功能，提高產(chǎn)品競爭力。由于本人在經(jīng)驗(yàn)水平上的欠缺，設(shè)計(jì)中可能存在很多不足，請各位 老師予以指證！ 近年來， FPGA 在通信、控制、數(shù)據(jù)計(jì)算等領(lǐng)域得到了廣泛的應(yīng)用，利用 FPGA 來設(shè)計(jì)電子產(chǎn)品可減少電子系統(tǒng)的開發(fā)風(fēng)險(xiǎn)和開發(fā)成本；縮短了上市時(shí)間；通過在系統(tǒng)編程、遠(yuǎn)程在線重構(gòu)等技術(shù)降低維護(hù)升級(jí)成本。出租車計(jì)費(fèi)器的各部分利用數(shù)字實(shí)驗(yàn)系統(tǒng)所附的 RS232 連接線將計(jì)算機(jī)中的 VHDL 代碼設(shè)計(jì)的內(nèi)容燒錄到該實(shí)驗(yàn)系統(tǒng)的EPC2C35F672C8 芯片中進(jìn)行測試，測試結(jié)果基本實(shí)現(xiàn)了 總費(fèi) 用 =起費(fèi)用 +(里程 3km)里程單價(jià) +等待時(shí)間等待單價(jià)的出租車計(jì)費(fèi)模式。 ） 17 設(shè)計(jì)測試 利用 QuartusⅡ 對所設(shè)計(jì)出租車計(jì)費(fèi)器的 VHDL 代碼進(jìn)行了仿真，并在 CycloneⅡ型可編程數(shù)字實(shí)現(xiàn)系統(tǒng)上實(shí)現(xiàn)了該控制。當(dāng) reset 信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零；否則，當(dāng)計(jì)時(shí)計(jì)費(fèi)信號(hào) timecount 和計(jì)程計(jì)費(fèi)信號(hào) clkout 為高電平時(shí)，按照一定計(jì)費(fèi)規(guī)則進(jìn)行計(jì)費(fèi)。預(yù)設(shè) 1000 個(gè)時(shí)鐘周期為 20s，對時(shí)鐘周期進(jìn)行計(jì)數(shù)，每計(jì) 1000 個(gè)時(shí)鐘周期輸出高電平，指示計(jì)時(shí) 20 秒。圖中，當(dāng) reset 信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零；否則，對輸入信號(hào) clkout 進(jìn)行十進(jìn)制計(jì)數(shù)。該模塊根據(jù)出租車所處的運(yùn)行狀態(tài)和不同的形式速度，對相應(yīng)數(shù)目的時(shí)鐘周期進(jìn)行計(jì)數(shù)，車每行駛 100m 時(shí)輸出信號(hào) clkout 輸出高電平。圖中，當(dāng)復(fù)位信號(hào) reset 為高電平時(shí)，系統(tǒng)所有寄存器、計(jì)數(shù)器都清零；當(dāng)開始計(jì)費(fèi)信號(hào) start 信號(hào)有效時(shí)，計(jì)費(fèi)器開始計(jì)費(fèi)，根據(jù)出租車行駛的速度 sp[2..0]的取值計(jì)算所用花費(fèi)和行駛里程；當(dāng)停止計(jì)費(fèi)信號(hào)有效時(shí)，計(jì)費(fèi)器停止工作。如圖 43所示。所以必須要有一個(gè)瞬間清零的信號(hào)，當(dāng) FPGA 的清零 I/O 端口為“ 1”時(shí)就自動(dòng)清零。 圖 42 啟動(dòng) /停止按鍵電路 自動(dòng)清零部分 由于顯示部分的特殊要求，即計(jì)費(fèi)停止后屏幕上仍然要保持計(jì)費(fèi)的所有信息，只有當(dāng)下次計(jì)費(fèi)啟動(dòng)時(shí)才清零從新開始計(jì)費(fèi) 。當(dāng)按下鍵后，清零部分和啟動(dòng)計(jì)費(fèi)部分同時(shí)進(jìn)行，但清零只是瞬間的，計(jì)費(fèi)指示燈兩起。 啟動(dòng) /停止按鍵電路 如圖 42所示，采用雙刀雙 路開關(guān)，一路開關(guān)用于清零部分，由于顯示部分特殊要求，即計(jì)費(fèi)停止后屏幕上荏苒要保持計(jì)費(fèi)的所有信息，只有當(dāng)下次計(jì)費(fèi)啟動(dòng)時(shí)才清零從新開始計(jì)費(fèi)。 圖 41 整體 RTL 門電路 電源電路 電源采用了是比較流行的開關(guān)電源， ADDC 開關(guān)電源，輸入 115VAC 到 230VAC，輸出 +5V(4A)。硬件電路由 CycloneⅡ電路板組成， clk 為時(shí)鐘周期信號(hào)，由試驗(yàn)箱產(chǎn)生， start/stop 是啟動(dòng)停止按鍵電路， reset 為自動(dòng)清零電路。最終輸出為總費(fèi)用。當(dāng)時(shí)間達(dá)到足夠長時(shí)，產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。當(dāng)總費(fèi)用大于 40 元后，單價(jià) price 由原來的 2元變成 4元，用作計(jì)時(shí)收費(fèi)。 Kmmoney1 用于產(chǎn)生 enable 和 price 信號(hào)。當(dāng)時(shí)間達(dá)到足夠長時(shí)，產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。 圖 34 計(jì)程模塊框圖 ） 10 計(jì)時(shí)模塊 速度模塊主要用于計(jì)時(shí)收費(fèi)，記錄計(jì)程車速度為 0 的時(shí)間（如等待紅燈），其模塊框圖如圖 35所示。一個(gè) clkout 脈沖相當(dāng)于行進(jìn) 100m 所以只要記錄clkout 的脈沖數(shù)目即可確定 共行進(jìn)的距離。 圖 33 速度模塊框圖 計(jì)程模塊 此模塊主要用于記錄行進(jìn)的距離，其模塊框圖如圖 34 所示。同時(shí)由 t 對 clk進(jìn)行計(jì)數(shù)，當(dāng) t等于 kinside 時(shí)，把 clkout 信號(hào)置 1， t 清 0。其中 clk 為輸入時(shí)鐘脈沖，時(shí)鐘上升沿有效； reset 為復(fù)位信號(hào)， start 為開始計(jì)費(fèi)信號(hào)，stop 為停止計(jì)費(fèi)信號(hào)，均高電平有效； SP[2..0]表示出租車狀態(tài)（停止或不同形式速度）；kmt 和 count 信號(hào)則分別輸出出租車行駛的里程和花費(fèi)。當(dāng)其為 1時(shí)，則在總費(fèi)用上加上相應(yīng)的費(fèi)用。 計(jì)費(fèi)模塊由兩個(gè)進(jìn)程組成。一個(gè) timecount 脈沖相當(dāng)于等待的時(shí)間達(dá)到了時(shí)間計(jì)費(fèi)的長度。當(dāng) sp=0 時(shí)，開始記錄時(shí)間。 計(jì)時(shí)模塊：在汽車啟動(dòng)后，當(dāng)遇到顧客等人或紅燈時(shí)，出租車采用計(jì)時(shí)收費(fèi)的方式 。 Kinside 即是行進(jìn)100m 所需要的時(shí)鐘周期數(shù)，然后每行進(jìn) 100m，則產(chǎn)生一個(gè)脈沖 clkout。其他寄存器和計(jì)數(shù)器等繼續(xù)保持為 0。 圖 31 出租車計(jì)費(fèi)器系統(tǒng)結(jié)構(gòu)圖 ） 8 系統(tǒng)接收到 reset 信號(hào)后，總費(fèi)用變?yōu)?3元，同時(shí)其他計(jì)數(shù)器、寄存器等 全部清零。當(dāng)遇到紅燈或客戶需要停車等待時(shí)，則按時(shí)間計(jì)費(fèi)，計(jì)費(fèi)單價(jià)為每 20 秒收費(fèi) 1 元。車行駛超過 3km 后，每公里 2 元，車費(fèi)依次累加。 6． VHDL 語言具有良好的可讀性， VHDL 語言中的設(shè)計(jì)尸體 (Design Entity)、程序包 (Package)、設(shè)計(jì)庫 (Library)為設(shè)計(jì)人員重復(fù)利用別人的設(shè)計(jì)成果提供了技術(shù)手段。 5． 設(shè)計(jì)者可以非常方便地比較各種方案的可行性和優(yōu)劣，大大降低了設(shè)計(jì)的難度。 3． VHDL 采用類似于高級(jí)語言的語句格式完成對硬件行為的描述，所以我們稱 VHDL為行為描述語言。 1． VHDL 可以用來描述邏輯設(shè)計(jì)的結(jié)構(gòu)，比如邏輯設(shè)計(jì)中有多少個(gè)子邏輯，而這些子邏輯是如何連接的?；?Flash 的 FPGA 是 FPGA 領(lǐng)域比較新的技術(shù)，也能提供重編程功能。 目前市場上有三種基本 FPGA 編程技術(shù)： SRAM、反熔絲、 Flash。大部分 FPGA 采用基于 SRAM 的查找表邏輯形成結(jié)構(gòu)，就是用 SRAM(靜態(tài)隨機(jī)存儲(chǔ)器 )來構(gòu)成邏輯函數(shù)發(fā)生器。典型的 FPGA 通常包含三類基本資源：可編程邏輯功能塊、可編程輸入 /輸出塊和可編程互聯(lián)資源，基本結(jié)構(gòu)如圖 21所示。 Altera 的新一代結(jié)構(gòu)化 ASIC 芯片，邏輯相當(dāng)于多達(dá) 220 萬 ASIC 門， DSP 模塊相當(dāng)于額外的 140 萬門，還有集成超過 8Mbits 的嵌入式存儲(chǔ)器。嵌入式 DPS 模塊運(yùn)行在 550Hz，這些器件可達(dá)每秒 492 千兆乘加 (GMAC)的性能，并結(jié)合良好的邏輯結(jié)構(gòu)于速度優(yōu)化的互聯(lián)。因此最低速產(chǎn)品可以運(yùn)行到 250MHz，告訴產(chǎn)品運(yùn)行到550MHz； MAC單元從 84 到 640。其中 Sparten3A DSP 為低端產(chǎn)品，高端的VirtexDSP 分為兩個(gè)產(chǎn)品線： Virtex4 SX,采用了 65nm 工藝的 Virtex5 SXT。另外一些 FPGA 采用了 Flash 工藝制造。 目前世界上有十幾家生產(chǎn) CPLD/FPGA 的公司，最重要的幾家是 Altera、 Xilinx、Lattice 和 Actel。從最初的 1200 個(gè)可用門， 90 年代時(shí)幾十萬個(gè)可用門，發(fā)展到目前數(shù)百萬門至上千萬門的單片 FPGA 芯片， Xilinx、 Altera 等世界頂級(jí)廠商已經(jīng)將FPGA 器件的集成度提高到一個(gè)新的水平。 FPGA 起源于美國的 Xilinx 公司，該公司于 1985 年推出了世界上第一塊 FPGA 芯片。它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。再將數(shù)據(jù)傳輸?shù)接?jì)費(fèi)模塊，通過多種條件判定，最后確定輸出值，然后相加確定最后的費(fèi)用，并顯示出來。計(jì)程模塊將用計(jì)數(shù)器來完成，計(jì)數(shù)器對脈沖數(shù)計(jì)數(shù)，然后提供給程序數(shù)據(jù)。同時(shí)由于 FPGA 的功能完全） 3 取決于 VHDL 語言編寫的程序，不拘泥于某種芯片的特殊指 令，更加提高了產(chǎn)品的更新?lián)Q代能力。 (1).利用 FPGA 取代傳統(tǒng)微控器 隨著 FPGA 等數(shù)字可編程器件的出現(xiàn)解決了傳統(tǒng)電子設(shè)計(jì)不能完成的任務(wù)，利用FPGA 來實(shí)現(xiàn)出租車計(jì)費(fèi)器，可行性很高，而且電路簡單，大大減少外圍器件，可以用軟件完全仿真，靈活度高，可以設(shè)計(jì)一些復(fù)雜的系統(tǒng)，而且編好的系統(tǒng)可以在不同的 FPGA或 CPLD 芯片上通用。 FPGA 在電子設(shè)計(jì)領(lǐng)域中價(jià)格低廉，有良好的發(fā)展趨勢，它的出現(xiàn)必定會(huì)占領(lǐng)大部分?jǐn)?shù)字器件市場。 本設(shè)計(jì)基于 FPGA 的出租車計(jì)費(fèi)器主要由 Altera 公司的 CycloneⅡ型系列芯片EPC2C35F672C8 及一些外部控制電路組成。但單片機(jī)的程序不通用，不同芯片指令集不相同，因此設(shè)計(jì)研發(fā)比較困難，周期很長。傳統(tǒng)的出租車計(jì)費(fèi)器大多是由單片機(jī)實(shí)現(xiàn)的，發(fā)展使用也是十幾年了，在穩(wěn)定性、成本、制造工藝、使用習(xí)慣等方面都具有一些優(yōu)勢，但在運(yùn)營過程中系統(tǒng)不是很穩(wěn)定，容易造成死機(jī)的現(xiàn)象。利用 QuartusⅡ 對所設(shè)計(jì)的出