【正文】
t_state:=t2。 timecount=’1’。 timecount=’0’。 END IF。 ELSE waittime:=0。END IF。 IF start=’1’ THEN t_state:=t1。 ELSIF (rising_edge(clk)) then CASE t_state is WHEN t0= waittime:=0。 VARIABLE waittime: integer range 0 to 1000。 VARIABLE t_state: state_type。END times。timecount: OUT STD_LOGIC。 stop: IN STD_LOGIC。 reset : IN STD_LOGIC。USE 。計(jì)時(shí)模塊的VHDL代碼如下:Library IEEE。 END PROCESS。 kmt2=km_reg(7 DOWNTO 4)。 END IF。 IF km_reg(7 DOWNTO 4)=”1010” THEN km_reg := km_reg +”01100000”。 ELSE km_reg(3 DOWNTO 0)= km_reg(3 DOWNTO 0)+ ”0001”。 BEGIN IF reset=’1’ THEN km_reg:=”000000000000”。END kilometers。ENTITY kilometers ISPORT ( clkout, reset : IN STD_LOGIC。USE 。END rtl。 END IF。END IF。ELSE t:=t+1。 clkout=’1’。 ELSIF sp=”000” then s_state:=s1。 WHEN s1= Clkout=’0’。 ELSE s_state:=s0。 clkout=’0’。 IF reset=’1’ THEN s_state:=s0。 WHEN “111”=kinside :=4。 WHEN “101”=kinside :=12。 WHEN “011”=kinside :=20。 WHEN “001”=kinside :=28。 VARIABLE kinside: integer range 0 to 30。 VARIABLE s_state: state_type。END speed。clkout: OUT STD_LOG