eda課程設(shè)計(jì)出租車計(jì)費(fèi)器-文庫(kù)吧資料
2025-07-01 06:34本頁(yè)面
【正文】 沖 clk3:out std_logic)。use 。use 。use 。end Behavioral。 end if。039。 end if。 當(dāng)路程大于3km時(shí) ，使能信號(hào)en0開始發(fā)揮作用 else en0=39。k000000010) then en0=39。 end if。 else k0=k0+39。139。 if (k1=1001) then k1=0000。139。k0=0000。039。039。139。architecture Behavioral of jl isbeginprocess(clk1)begin if clk139。 計(jì)量控制信號(hào) k1,k0: inout std_logic_vector(3 downto 0))。entity jl isport(s,fin,clk1: in std_logic。 Unment the following library declaration if instantiating any Xilinx primitives in this code.library UNISIM。use 。計(jì)量模塊library IEEE。end process。end if。q1=39。139。 then if cout1=9990000 240hz分頻為1hzthen cout1:=0。event and clk=39。architecture Behavioral of fp isbeginprocess(clk) variable cout1:integer range 0 to 929900000。 q1: out std_logic)。use 。use 。use 。end Behavioral。a4: jf port map(l,start,p0,p1,p2,p3)。a2:jl port map(start,fin,m1,n0,temp1,temp0)。 定義中間信號(hào)signal temp0,temp1,p3,p2,p1,p0:std_logic_vector(3 downto 0)。 end ponent。 k1,k0,c3,c2,c1,c0 :in std_logic_vector(3 downto 0)。 end ponent。 ponent jf 實(shí)現(xiàn)對(duì)計(jì)費(fèi)模塊的例化 port(clk2,s:in std_logic。 clk3:out std_logic)。 end ponent。 en0:inout std_logic。 end ponent。architecture Behavioral of chuzuche isponent fp 實(shí)現(xiàn)對(duì)分頻模塊的例化 port(clk: in std_logic。 sg1,sg2,sg3,sg4,sg5,sg6:out std_logic_vector(6 downto 0))。use 。use 。use 。經(jīng)過同學(xué)的幫助和查找差不多的例子后，終于實(shí)現(xiàn)了設(shè)計(jì)。通過此次課程設(shè)計(jì)，讓我進(jìn)一步了解了EDA，培養(yǎng)了我發(fā)現(xiàn)問題與解決問題的能力。最后在試驗(yàn)箱上進(jìn)行檢測(cè)，實(shí)驗(yàn)現(xiàn)象是：計(jì)費(fèi)器的初始值是8。圖46總模塊的波形仿真圖總結(jié)本設(shè)計(jì)采用VHDL語言完成了具有計(jì)費(fèi)、顯示等功能的出租車計(jì)費(fèi)系統(tǒng)，該設(shè)計(jì)的可靠性高,成本低,通用性強(qiáng)即在不改變電路結(jié)構(gòu)的前提下可根據(jù)各地區(qū)的需求在VHDL程序中設(shè)置各種參數(shù),適應(yīng)各地區(qū)出租車計(jì)費(fèi)的需求,還可以根據(jù)各地區(qū)需求增加系統(tǒng)功能。當(dāng)某一位為1時(shí)，表示選擇該通道接著。圖44控制模塊波形仿真圖由圖44可知：本模塊主要是通過兩個(gè)不同的輸入使能信號(hào)，對(duì)兩個(gè)輸入脈沖進(jìn)行選擇輸出，使能信號(hào)是計(jì)量模塊中的輸出，兩個(gè)輸入脈沖是分頻
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