【正文】 學(xué)科。 （八） 組織答辯 學(xué)院（ 系）成立答辯委員會，組織答辯小組對學(xué)生進(jìn)行論文答辯，答辯日程安排通知教務(wù)處，并做好答辯記錄，給出答辯成績。 每學(xué)年第二學(xué)期 第 8周 第三階段（評審答辯階段） （六） 指導(dǎo)教師評定畢業(yè)論文 答辯前一周，學(xué)生將畢業(yè)論文交指導(dǎo)教師，指導(dǎo)教師需認(rèn)真審閱，寫出評語和評分。 1．指導(dǎo)教師做好指導(dǎo)工作，定期檢查學(xué)生的工作進(jìn)度和質(zhì)量，及時解答和處理學(xué)生提出的有關(guān)問題； 2．學(xué)院（系）要隨時了解、檢查論文寫作進(jìn)展情況，及時研 究協(xié)調(diào)處理畢業(yè)論文寫作過程中的有關(guān)問題。 每學(xué)年第 一 學(xué)期第 8周以后 第二階段（開題及寫作階段） （三） 做好開題報告 教研室組織教師指導(dǎo)學(xué)生做好開題報告，院（系）檢查開題情況，教務(wù)處抽查。 endmodule 13 附件 1： 大學(xué)本科畢業(yè)論文（設(shè)計）工作程序 工作程序及要求 完成時間 第一階段（準(zhǔn)備階段） （一） 確定題目和指導(dǎo)教師 （系）成立 畢業(yè)論文（設(shè)計）領(lǐng)導(dǎo)小組； （系）向教師（具有講師以上職稱或具有研究生學(xué)歷的助教）分派指導(dǎo)論文（設(shè)計）任務(wù)，院（系）公布備選題目一覽表； （系）召開指導(dǎo)教師和學(xué)生參加的畢業(yè)論文（設(shè)計）布置大會； 、學(xué)術(shù)特長選定論文題目， 確定指導(dǎo)教師，也可與指導(dǎo)教師協(xié)商后確定論文題目 ； （系）將選題結(jié)果匯總成表，報教務(wù)處實踐教學(xué)科備案。 end else tt = 1。 //發(fā)送一位數(shù)據(jù) ,則計數(shù)器加 1 end 12 else if ( iSend = = 8) //如果數(shù)據(jù)位發(fā)送完畢 ,則發(fā)送校驗位 begin tt = check。 tt = N Send [ iSend ]。amp。 check = 0。 startB it = 1。 startB it = 0。//寄存器 check,用來存放將要發(fā)送的數(shù)據(jù)校驗位 CNT CNT (CLK_10MHz, CLK_9600Hz, resetSend)。 //計數(shù)器 iSend,用來記錄已經(jīng)發(fā)送的數(shù)據(jù)位的數(shù)目 reg tt。 //寄存器 ack,用來判斷發(fā)送模塊是否已經(jīng)復(fù)位 reg startB it。 //復(fù)位信號 output QSend。 input [ 7: 0 ] NSend。 Endmodule 3. 發(fā)送模塊實現(xiàn)的源代碼 。 //接收一位數(shù)據(jù) ,則計數(shù)器加 1 end else //如果接收到的數(shù)據(jù)位大于 8位 ,則停止接收數(shù)據(jù) k = 0。 k = = 1) //如果接收到的數(shù)據(jù)位小于 8位 ,則繼續(xù)進(jìn)行接收 11 begin P [ i ] = N。 if ( a = = 0) //如果接收控制寄存器 a表明可以接收數(shù)據(jù) ,則開始接收數(shù)據(jù) begin if ( i 8 amp。amp。 a = 1。 //寄存器 k,用來判斷模塊是否完成數(shù)據(jù)接收 CNT CNT (CLK_10MHz, CLK_9600Hz, reset)。 //計數(shù)器 i,用來記錄接收到的數(shù)據(jù)位的數(shù)目 reg a。 //輸出的并行信號 reg [ 7: 0 ] P。 input CLK_10MHz, N , reset。 Endmodule .接收模塊實現(xiàn)的源代碼。 H = H + 1。 else begin if (H 521) //當(dāng)計數(shù)器的值小于 521時 ,輸出為低電平 num = 0。 Num=0。 //寄存器 num ,用來存放將要輸出的電平信號 output DIV_CLK。 //輸入信號 :時鐘信號 CLK與復(fù)位信號 reset reg [10: 0 ]H。 Module CNT (CLK， DIV_CLK, reset)。 措施 :合并 always語句塊 ,即把引 發(fā)同一變量改變的過程敏感事件用 o r連接起來放在一個 always語 句塊中 。 措施 :可以外接一個輸入信號進(jìn)行各寄存器的初 始化 ,這樣做既可以使源程序順利下載到目標(biāo)板中 , 又可以從通訊模塊的外部對通訊模塊進(jìn)行控制 。 措施 :盡量減少 if語句的嵌套層數(shù) ,這樣可以減少閱讀程序的復(fù)雜度和程序調(diào)試的復(fù)雜度 ,能夠更容 易發(fā)現(xiàn)錯誤以便及時尋找到解決方案。 實驗結(jié)果： 引腳鎖定： 8 用 quartusп 仿真波形如下： 圖 11 接收模塊的時序仿真圖 圖 12 接收模塊各狀態(tài)時序仿真圖 當(dāng)發(fā)送 aabbcc時接收到 aabbcc,對應(yīng)的開發(fā)板上的 8個 LED燈只有 4個亮（ 101010）。圖 10中 N信號為接收時的輸入信號 ,接收完 成后數(shù)據(jù)存放到寄存器 [7: 0] Q中 ,可以看到 Q中存放的 8 位數(shù)據(jù)是 00110110,正是“ 6”的 ASCII碼。 各子模塊的整合仿真結(jié)果如圖 13所示 。 。 3. 4 UART各子模塊的整合 1. 各子模塊的整合原理 。 發(fā)送模塊實現(xiàn)的仿真結(jié)果如圖 11所示 。 //發(fā)送停止位 end end end end assign Q Send = tt。 iSend = iSend + 1。 iSend = iSend + 1。 iSend 8) //如果起始位已經(jīng)發(fā)送 , 則開始發(fā)送數(shù)據(jù)位 begin if ( NSend [iSend] = = 1) //校驗位的計算 check = check^IN Send [ iSend ]。 end else begin if ( startB it = = 1 amp。 iSend = 0。 end else begin if (ack = = 1) //如果模塊初始化完畢 ,則準(zhǔn)備發(fā)送數(shù)據(jù) begin if (startB it = = 0) //如果沒有發(fā)送起始位 ,則發(fā)送起始位 begin tt = 0。//分頻器進(jìn)行分頻 always (posedge CLK_9600Hz or posedge resetSend) begin if ( resetSend) / /如果復(fù)位信號到來 ,則進(jìn)行模塊初始化 begin ack = 1。//寄存器 tt,用來存放待發(fā)送的數(shù)據(jù)位 reg check。 //寄存器 startB it,用來判斷數(shù)據(jù)起始位是否已經(jīng)發(fā)送 reg [ 3: 0 ] iSend。 //輸出的串行信號 reg ack。 //輸入的并行信號 input resetSend。 module UART (CLK_10MHz, NSend, QSend, resetSend) 。 6 發(fā)送模塊實現(xiàn)的流程如圖 10所示 。根據(jù) 8位數(shù)據(jù)位中邏輯 1的個數(shù)確定校驗位 ,然后輸出校驗位 ,最后輸出邏輯 1作為停止位。 發(fā)送模塊實現(xiàn)的功能是將要發(fā)送的 8位并行數(shù)據(jù)變?yōu)榇袛?shù)據(jù) ,同時在數(shù)據(jù)頭部加起始位 ,在數(shù)據(jù)位尾部加奇偶校驗位和停止位。接收到的數(shù)據(jù)位存放到寄存器 [7: 0]Q中 ,可以看到圖中 Q 為接收到的數(shù)據(jù)位 ,此數(shù)據(jù)由高位到低位依次為00110110,正是 UART幀中的數(shù)據(jù)位部分。 9所示 。 end end assign Q = P。 i = i + 1。amp。 a = = 1) //如果數(shù)據(jù)起始位到來 ,則準(zhǔn)備接收數(shù)據(jù) a = 0。 end if ( N = = 0 amp。//分頻器進(jìn)行分頻 always (posedge CLK_9600Hz or posedge reset) Begin if ( reset) //如果復(fù)位信號到來 ,則進(jìn)行模塊初始化 i = 0。 //寄存器 a,用來判斷是否開始接收數(shù)據(jù) reg k。 //寄存器 P,存放接收到的串行數(shù)據(jù)值 reg [ 3: 0 ] i。 //輸入信號 :時鐘信號 CLK_10MHz, 輸入的串行信號 N ,復(fù)位信號 reset output [ 7: 0 ] Q。 module UART ( N , CL K_10MHz, Q,reset)。 。當(dāng) UART接收模塊復(fù)位后，接收模塊一直在等待 RxD的電平跳轉(zhuǎn)。 endmodule 。 H = H + 1。 else begin if (H 521) //當(dāng)計數(shù)器的值小于 521時 ,輸出為低電平 num = 0。 Num=0。 //寄存器 num ,用來存放將要輸出的電平信號 4 output DIV_CLK。 //輸入信號 :時鐘信號 CLK與復(fù) 位信號 reset reg [10: 0 ]H。 Module CNT (CLK， DIV_CLK, reset)。 波特率發(fā)生器模塊實現(xiàn)的流程如圖 6所示 。假設(shè)系統(tǒng)的時 鐘頻率為 10MHz,而要求的波特率為 9600bp s, 因 此要設(shè)計分頻模塊 , 把 10MHz的時鐘脈沖變?yōu)?9600Hz的時鐘脈沖。 圖 5 UART 的三個子模塊 波特率發(fā)生器模塊的實現(xiàn) 。所以對 UART 通訊模塊的實現(xiàn)就是對組成 UART的三個子模塊 (即：波特率發(fā)生器、接收模塊及發(fā)送模塊 ) 的實現(xiàn)。 圖 4 UART的幀格式 UART 的實現(xiàn) 比較復(fù)雜的數(shù)字電子系統(tǒng)的設(shè)計往往采用自頂向下 ( Top Down)的方法 ,即首先把設(shè)計任務(wù)劃分成幾個模塊 ,然后分模塊進(jìn)行設(shè)計。 UART的幀格式包括起始位（ start bit，低電平、 5～ 8位數(shù)據(jù)位 (data bits)、校驗位 ( parity bit,可選 )和停止位 ( stopbit,位數(shù)可為 1. 2 位 )。在使用中，該位常取消。接著發(fā)送數(shù)據(jù)位，數(shù)據(jù)位一般為 8位一個字節(jié)的數(shù)據(jù) (也有 5位、 6位或 7位的情況 ) ,低位 (LSB ) 在前，高位（ MSB）在后。 UART的基本特點是：在信號線上共有兩種狀態(tài)，分別用邏輯 1 (高電平 )和邏輯 0（低電平）來區(qū)分。 基本的 UART通信只需要兩條信號線 ( RxD ,TxD）就可以完成數(shù)據(jù)的全雙工通信任務(wù)。 8250、 N S16450等芯片都是常見的 UART 器件，這類芯片具有多種功能，還有許多輔助模塊（ FIFO），但在實際應(yīng)用中有時只需要使用 UART的部分功能，因而會造成一定的資源浪費。 時鐘 LED 計算機的串口 TxD CLK D11~D0 FPGA RxD 圖 3 硬 件連接示意圖 3 UART (Universal A synchronous Receiver Transmitter)協(xié)議是一種串行數(shù)據(jù)傳輸協(xié)議。 當(dāng)八位數(shù)據(jù)接收完畢，則跳轉(zhuǎn)到停止?fàn)顟B(tài)， state_rec=9，此時無論接收端口電平高低，均在下一個狀態(tài)周期跳轉(zhuǎn)回空閑狀態(tài)，準(zhǔn)備接受下一位數(shù)據(jù)。空閑時state_rec=0,此時不斷監(jiān) 測接收端口的電平，如果低電平連續(xù)保持兩個時隙，則轉(zhuǎn)向接受數(shù)據(jù)狀態(tài)，state_rec 的值從 18跳轉(zhuǎn)，接受 8bit 數(shù)據(jù)。如圖 3 所示的即為接收器的硬件連接示意圖，數(shù)據(jù)從計算機的串口