【正文】 11111101001111”。 when 1=seg7(15 downto 0)= “0011111100000110”。 end if: end if。elsif (clk ‘event and clk= ‘1’)then if ena_1hz= ‘1’then if (recount= ‘1’)then t_ff=load1。 countdown電路（產(chǎn)生輸出計(jì)數(shù)秒數(shù)）的VHDL碼 產(chǎn)生一個(gè)脈沖信號(hào)（next_staset）當(dāng)t_ff計(jì)數(shù)到1時(shí)count:process(clk,reset) beginif (reset= ‘1’)then t_ff= “00000000”。 architecture的VHDL碼 define the signal_structure and flow of the devicearchitecture behavior of count_down issignal t_ff:std_logic_vector(7 downto 0)。end。seg7:out std_logic_vector(15 downto 0)。recount: in std_logic。clk:in std_logic。use 。use 。(1). entity 模塊。 count_down倒計(jì)時(shí)控制電路的VHDL程序設(shè)計(jì)當(dāng)過馬路的時(shí)候，綠燈的一方有時(shí)會(huì)附加一個(gè)顯示器告訴行人，目前還剩下幾秒信號(hào)燈將變成紅燈。end if。 end case。 when “10”= load = conv_std_logic_vector(green0_time,8)。elsif (clk ‘event and clk= ‘1’) then if (ena_scan= ‘1’and recount = ‘1’)then case sign_state is when “00” = load = conv_std_logic_vector(green1_time,8)。begin 此處，定義yellow0_time（橫向路口的黃燈）需維持5Ss,green0_time(橫向路口的綠燈)需維持20s,yellow1_time(直向路口的黃燈)需維持5s,green1_time(直向路口的綠燈)需維持20s。constant yellow1_time: integer := 5。 architecture模塊的VHDL碼 define the signal_structure and flow of the devicearchitecture behavior of traffic_mux isconstant yellow0_time: integer := 5。 (2). architecture模塊 此處，我們定義一些進(jìn)程(process)間整體共享的電路內(nèi)部傳遞信號(hào)，以整合所有功能。load: out std_logic_vector(7 downto 0)。recount: in std_logic。clk:in std_logic。use 。use 。(1). entity模塊。 traffic_mux計(jì)數(shù)秒數(shù)選擇電路的VHDL程序設(shè)計(jì)當(dāng)過馬路的時(shí)候，綠燈的一方有時(shí)會(huì)附加一個(gè)顯示器告訴行人，目前還剩下幾秒信號(hào)燈將變成紅燈。ena_1hz = ena__one and ena_two and ena_s。 end if。 end if。 ena_two= ‘0’。 ena_one= not ena_one。 elsif (clk ‘event and clk= ‘1’)then if ena_s= ‘1’then if clk_2hz_ff=two_hz_val1 then clk_2hz_ff,= “0000000”。 ena_two= ‘0’。 ,flash_1hz輸出使能的程序代碼。end process。 end if。 else clk_scan_ff=clk_scan_ff+1。elsif (clk ‘vent and clk= ‘1’)then if clk_scan_ff=scan_val1 then clk_scan_ff=”00”。 clk_gen電路中產(chǎn)生ena scan輸出使能的VHDL碼 to generate 250hz ena_scan via dividing 1khz clock by 4scan:process(reset,clk) begin if reset= ‘1’then clk_scan_ff= “00”。這樣程序設(shè)計(jì)變得更有彈性，此為參數(shù)化的概念。第二行是定義一個(gè)信號(hào)線名稱為clk_scan_ff,而位數(shù)為(scan_bit1 downto 0),已知scan_bit被定義為2,故clk_scan_ff的位數(shù)就是(1 downto o)即為2bit。 signal clk_scan_ff:std_logic_vector(scan_bit1 downto 0)。借助使用常數(shù),可以更改此常數(shù)的值并且重新編譯,而所有使用到該常數(shù)的地方都會(huì)隨著更新而使用新的常數(shù)值。signal ena_two:std_logic。signal ena_s:std_logic。signal clk_scan_ff:std_logic_vector(scan_bit1 downto 0)。constant two_hz_bit: positive := 7。 architecture模塊的VHDL碼 define the signal_structure snd flow of the devicearchitecture behavior of clk_gen is constant scan_bit: positive := 2。end。 ena_1hz: out std_logic。 clk:in std_logic。use 。use 。clk_gen電路最主要的功能就是產(chǎn)生一些額外的輸出信號(hào)，并將其用做后續(xù)幾個(gè)電路的使能(enable)控制與同步信號(hào)處理。因此，為了避免意外事件的發(fā)生，電路必須給一個(gè)穩(wěn)定的時(shí)鐘(clock)才能讓系統(tǒng)正常運(yùn)行。 其中主要的交通燈控制邏輯圖,如圖2所示。 綠燈交通信號(hào)系統(tǒng)外觀 紅綠燈交通信號(hào)系統(tǒng)外觀示意圖如圖21 綠燈交通信號(hào)系統(tǒng)的VHDL模塊該系統(tǒng)由4個(gè)子電路構(gòu)成。好處是可以增加程序的調(diào)試速度，同時(shí)也能夠?qū)⒐ぷ骷?xì)分以提高編程速度。故外部硬件電路方面包括：兩組紅綠燈（配合十字路口的雙向指揮控制）、兩組七段顯示器（配合綠燈時(shí)倒計(jì)時(shí)顯示）、一組手動(dòng)與自動(dòng)控制開關(guān)（針對(duì)交通警察指揮交通控制使用）。另外,VHDL語言的語法比較嚴(yán)格,其風(fēng)格類似于Ada語言,給閱讀和使用都帶來了極大的方便。這樣,在工藝更新時(shí),無須修改原設(shè)計(jì)程序,只要改變相應(yīng)的映射工具就行了。當(dāng)然,這樣的信息是可以用VHDL語言來編寫的。其他HDL語言,如UDL/I、Verilog等只能進(jìn)行IC級(jí)、PCB級(jí)描述,而不能對(duì)系統(tǒng)級(jí)的硬件很好地進(jìn)行描述。這樣,在接口卡設(shè)計(jì)出來以前就可以知道接口卡的工作是否滿足系統(tǒng)要求。例如,在PC擴(kuò)展槽上要設(shè)計(jì)一塊接口卡,該接口卡的硬件設(shè)計(jì)應(yīng)滿足主機(jī)的接口要求。(2)系統(tǒng)硬件描述能力強(qiáng)如果所述,VHDL語言具有多層次描述系統(tǒng)硬件功能的能力,可以從系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路。例如,SFL語言和UDL/I語言,它們只能描述同步電路。VHDL在電子系統(tǒng)硬件設(shè)計(jì)中具有下列優(yōu)點(diǎn):(1)設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛VHDL語言可以支持自頂至下和基于庫的設(shè)計(jì)方法,而且還支持同步電路、異步電路、FPGA以及其他隨機(jī)電路的設(shè)計(jì)。唯一已被公認(rèn)的硬件描述語言之一是美國國防部開發(fā)的VHDL語言,它已成為IEEE STD_1076標(biāo)準(zhǔn)。它能比電原理圖更有效地表達(dá)硬件電路的特征。（6）VHDL行為描述中的幾種順序語句:變量賦值語句、if語句、case語句、loop語句、next語句、exit語句、return語句、null語句、assert語句、過程