【正文】 ad = conv_std_logic_vector(green1_time,8)。constant yellow1_time: integer := 5。 (2). architecture模塊 此處，我們定義一些進(jìn)程(process)間整體共享的電路內(nèi)部傳遞信號(hào)，以整合所有功能。recount: in std_logic。use 。(1). entity模塊。ena_1hz = ena__one and ena_two and ena_s。 end if。 ena_one= not ena_one。 ena_two= ‘0’。end process。 else clk_scan_ff=clk_scan_ff+1。 clk_gen電路中產(chǎn)生ena scan輸出使能的VHDL碼 to generate 250hz ena_scan via dividing 1khz clock by 4scan:process(reset,clk) begin if reset= ‘1’then clk_scan_ff= “00”。第二行是定義一個(gè)信號(hào)線名稱為clk_scan_ff,而位數(shù)為(scan_bit1 downto 0),已知scan_bit被定義為2,故clk_scan_ff的位數(shù)就是(1 downto o)即為2bit。借助使用常數(shù),可以更改此常數(shù)的值并且重新編譯,而所有使用到該常數(shù)的地方都會(huì)隨著更新而使用新的常數(shù)值。signal ena_s:std_logic。constant two_hz_bit: positive := 7。end。 clk:in std_logic。use 。因此，為了避免意外事件的發(fā)生，電路必須給一個(gè)穩(wěn)定的時(shí)鐘(clock)才能讓系統(tǒng)正常運(yùn)行。 綠燈交通信號(hào)系統(tǒng)外觀 紅綠燈交通信號(hào)系統(tǒng)外觀示意圖如圖21 綠燈交通信號(hào)系統(tǒng)的VHDL模塊該系統(tǒng)由4個(gè)子電路構(gòu)成。故外部硬件電路方面包括：兩組紅綠燈（配合十字路口的雙向指揮控制）、兩組七段顯示器（配合綠燈時(shí)倒計(jì)時(shí)顯示）、一組手動(dòng)與自動(dòng)控制開(kāi)關(guān)（針對(duì)交通警察指揮交通控制使用）。這樣,在工藝更新時(shí),無(wú)須修改原設(shè)計(jì)程序,只要改變相應(yīng)的映射工具就行了。其他HDL語(yǔ)言,如UDL/I、Verilog等只能進(jìn)行IC級(jí)、PCB級(jí)描述,而不能對(duì)系統(tǒng)級(jí)的硬件很好地進(jìn)行描述。例如,在PC擴(kuò)展槽上要設(shè)計(jì)一塊接口卡,該接口卡的硬件設(shè)計(jì)應(yīng)滿足主機(jī)的接口要求。例如,SFL語(yǔ)言和UDL/I語(yǔ)言,它們只能描述同步電路。唯一已被公認(rèn)的硬件描述語(yǔ)言之一是美國(guó)國(guó)防部開(kāi)發(fā)的VHDL語(yǔ)言,它已成為IEEE STD_1076標(biāo)準(zhǔn)。（6）VHDL行為描述中的幾種順序語(yǔ)句:變量賦值語(yǔ)句、if語(yǔ)句、case語(yǔ)句、loop語(yǔ)句、next語(yǔ)句、exit語(yǔ)句、return語(yǔ)句、null語(yǔ)句、assert語(yǔ)句、過(guò)程調(diào)用語(yǔ)句在C++語(yǔ)言中均有類似的語(yǔ)法或庫(kù)函數(shù),做少量的修改即可進(jìn)行轉(zhuǎn)換。此外,信號(hào)的一些預(yù)定義屬性的運(yùn)算也可以轉(zhuǎn)化為對(duì)類對(duì)象的某個(gè)成員函數(shù)的調(diào)用求解過(guò)程。當(dāng)一個(gè)結(jié)構(gòu)體包含多個(gè)進(jìn)程時(shí),每一個(gè)進(jìn)程都是結(jié)構(gòu)的派生類,為了避免同一結(jié)構(gòu)體對(duì)象的重復(fù)定義,可以通過(guò)虛(virtual)基類的方式進(jìn)行派生。編譯型模擬器將VHDL源描述轉(zhuǎn)換為功能等價(jià)的C++源代碼,這種方式主要是基于對(duì)VHDL和C++語(yǔ)言語(yǔ)法特點(diǎn)的比較后得出的。 編譯型模擬方法及VHDL與C++的類比模擬算法可分為解釋型和編譯型兩種。目前，設(shè)計(jì)對(duì)象整體的的設(shè)計(jì)過(guò)程經(jīng)歷多個(gè)層次。VHDL結(jié)構(gòu)描述方式與行為描述方式有機(jī)結(jié)合，各描述層次之間彼此銜接，協(xié)調(diào)一致。并發(fā)性使得VHDL中的進(jìn)程類似于UNIX操作系統(tǒng)的進(jìn)程概念，它們的掛起、活動(dòng)均是獨(dú)立的。然后，各設(shè)計(jì)小組可獨(dú)立并行地對(duì)子元件進(jìn)行詳細(xì)設(shè)計(jì)，并模擬驗(yàn)證子元件，確保正確無(wú)誤。(2)VHDL并發(fā)性特征VHDL的并發(fā)性體現(xiàn)在兩個(gè)方面，首先在使用VHDL進(jìn)行數(shù)字電路設(shè)計(jì)時(shí)存在并發(fā)性，即VHDL支持設(shè)計(jì)分解，可使被分解的各子部分的設(shè)計(jì)并行完成。一個(gè)模擬時(shí)刻包括若干delta延遲，所有進(jìn)程均可能在特定條件下，在同一時(shí)刻的任一delta延遲點(diǎn)上激活。VHDL中的信號(hào)(signal)概念是數(shù)字電路中連線的抽象，它是各元件、各進(jìn)程之間進(jìn)行通信的數(shù)據(jù)通路。其中實(shí)體描述元件與外部環(huán)境的接口，其內(nèi)部行為及結(jié)構(gòu)是完全隱蔽的。1．3 VHDL 語(yǔ)言與模擬VHDL是為數(shù)字電路的建模和模擬（simulation）而制定的，是一種面向模擬的語(yǔ)言，它的語(yǔ)法中有許多方面均考慮到模擬的因素。與大多數(shù)HDL語(yǔ)言的不同之處是，當(dāng)門(mén)級(jí)或門(mén)級(jí)以上層次的描述通過(guò)模擬驗(yàn)證之后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝（如MOS，CMOS等）。這樣就給VHDL語(yǔ)言的進(jìn)一步推廣和應(yīng)用創(chuàng)造了良好的環(huán)境。VHDL語(yǔ)言的最大特點(diǎn)是描述能力極強(qiáng)，可覆蓋邏輯設(shè)計(jì)的諸多領(lǐng)域和層次，并支持眾多的硬件模型。1．2 VHDL語(yǔ)言的特點(diǎn)VHDL語(yǔ)言能夠形式化地表示電路的結(jié)構(gòu)與行為，支持邏輯設(shè)計(jì)中層次與領(lǐng)域的描述，并借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)簡(jiǎn)化電路的描述，具有電路模擬與驗(yàn)證機(jī)制，保證設(shè)計(jì)的正確性，支持電路描述由高層向地層的綜合變換，易于理解和重用。隨后，VHDL進(jìn)入廣泛的應(yīng)用時(shí)代。廣大用戶所企盼的是一種面向設(shè)計(jì)的多層次、多領(lǐng)域且得到一致認(rèn)同的標(biāo)準(zhǔn)的硬件描述語(yǔ)言。作為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言VHDL已在設(shè)計(jì)中得到了廣泛的應(yīng)用，且影響日益深遠(yuǎn)。俗話說(shuō)“要想富，先修路”，但路修好了如果在交通控制方面做不好道路還是無(wú)法保障暢通安全。目前應(yīng)用廣泛的硬件描述語(yǔ)言有：VHDL語(yǔ)言， Verilog HDL語(yǔ)言，AHDL語(yǔ)言。根據(jù)這次的設(shè)計(jì)要求，設(shè)計(jì)交通燈，我們以傳統(tǒng)電子設(shè)計(jì)方法為基礎(chǔ)的工程設(shè)計(jì)基礎(chǔ)上，引入了電子設(shè)計(jì)自動(dòng)化技術(shù)，模擬與數(shù)字、硬件與軟件相結(jié)合的綜合性設(shè)計(jì)，通過(guò)VHDL數(shù)字控制系統(tǒng)，設(shè)計(jì)了可控交通信號(hào)燈。因此，交通燈是交管部門(mén)管理城市交通的重要工具之一。 2005屆電子信息工程專業(yè)畢業(yè)設(shè)計(jì)（論文）目 錄摘要………………………………………………………………………………………1第一章 VHDL的基本概念 ……………………………………………………………2 VHDL語(yǔ)言的產(chǎn)生和發(fā)展……………………………………………………2 VHDL語(yǔ)言的特點(diǎn)……………………………………………………………2 VHDL語(yǔ)言與模擬……………………………………………………………3 編譯型模擬方法及VHDL與C++的類比……………………………………3 VHDL在電子系統(tǒng)硬件設(shè)計(jì)中的優(yōu)點(diǎn)………………………………………4第二章 紅綠燈交通信號(hào)系統(tǒng)…………………………………………………………5 紅綠燈交通信號(hào)系統(tǒng)功能概述 ……………………………………………5 紅綠燈交通信號(hào)系統(tǒng)外觀 …………………………………………………5 紅綠燈交通信號(hào)系統(tǒng)的VHDL模塊…………………………………………6 紅綠燈交通信號(hào)系統(tǒng)VHDL程序……………………………………………6 clk_gen時(shí)鐘發(fā)生電路（即分頻電路）的VHDL設(shè)計(jì)………………6 traffic_mnx計(jì)數(shù)秒數(shù)選擇電路的VHDL程序設(shè)計(jì)…………………8 count_down倒計(jì)時(shí)控制電路的VHDL程序設(shè)計(jì) ……………………10 traffic_fsm紅綠燈信號(hào)控制電路的VHDL程序設(shè)計(jì)………………12 建造一個(gè)屬于自己的程序包（package）…………………………………13 traffic紅綠燈信號(hào)系統(tǒng)電路的VHDL程序設(shè)計(jì)……………………15第三章 結(jié)論……………………………………………………………………………16參考文獻(xiàn)…………………………………………………………………………………17VHDL紅綠燈交通信號(hào)系統(tǒng) 廖凱 重慶三峽學(xué)院電子信息工程專業(yè)2001級(jí) 重慶萬(wàn)州404000摘要：近年來(lái)隨著科技的飛速發(fā)展，VHDL的應(yīng)用正在不斷地走向深入，同時(shí)帶動(dòng)傳統(tǒng)控制檢測(cè)日新月益更新。關(guān)鍵字：VHDL MAXPLUSⅡ 交通信號(hào)燈 國(guó)際化引言：在現(xiàn)代城市中，隨著人口和汽車(chē)的急劇增長(zhǎng)，市區(qū)交通日益擁擠，要是沒(méi)有紅綠燈作為指揮工具，恐怕川流不息的汽車(chē)就會(huì)由于混亂而造成嚴(yán)重阻塞。在電子技術(shù)領(lǐng)域里，為了便于儲(chǔ)存，分析和傳輸，常將模擬信號(hào)編碼，即把它轉(zhuǎn)換為數(shù)字信號(hào)，利用數(shù)字邏輯這一強(qiáng)有力的工具來(lái)分析和設(shè)計(jì)復(fù)雜的數(shù)字電路或數(shù)字系統(tǒng)，為信號(hào)的儲(chǔ)存，分析和傳輸創(chuàng)造了硬件環(huán)境。通常使用硬件描述語(yǔ)言（Hardware DescriPtion Lan－guage，HDL）進(jìn)行數(shù)字電子系統(tǒng)設(shè)計(jì)。隨著中國(guó)加入WTO，我們不但要在經(jīng)濟(jì)、文化、科技等各方面與國(guó)際接軌，在交通控制方面也應(yīng)與國(guó)際接軌。硬件描述語(yǔ)言HDL在電子設(shè)計(jì)自動(dòng)化中扮演著重要角色，它是EDA技術(shù)研究的重點(diǎn)之一。到20世紀(jì)80年代后期，已出現(xiàn)上百種硬件描述語(yǔ)言，它們對(duì)設(shè)計(jì)自動(dòng)化起到了促進(jìn)和推動(dòng)作用，但是由于它們各自針對(duì)特定的設(shè)計(jì)領(lǐng)域，沒(méi)有統(tǒng)一的標(biāo)準(zhǔn)，從而使一般用戶難以使用。在此期間，許多地方形成了VHDL的用戶組織，VHDL語(yǔ)言的標(biāo)準(zhǔn)化使得它在國(guó)際用戶中獲得了廣泛的理解和支持，從而又進(jìn)一步促進(jìn)VHDL的發(fā)展。有文獻(xiàn)表明，90%以上的用戶已在使用或即將使用VHDL。為了適應(yīng)未來(lái)的數(shù)字硬件技術(shù)，VHDL還提供了便于將新技術(shù)引入現(xiàn)有設(shè)計(jì)的潛力。另外，由于VHDL語(yǔ)言早在1987年12月就已作為IEEE std 1076 標(biāo)準(zhǔn)公開(kāi)發(fā)布，因此，目前大多數(shù)EDA工具幾乎在不同程度上都支持VHDL語(yǔ)言。(3)VHDL語(yǔ)言可以與工藝無(wú)關(guān)地進(jìn)行編程在用VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒(méi)有嵌入與工藝相關(guān)的信息（當(dāng)然這些信息也是可以用VHDL描述的）。另外，VHDL語(yǔ)言的語(yǔ)法比較嚴(yán)格，風(fēng)格類似于Ada語(yǔ)言，給閱讀和使用都帶來(lái)極大的方便。VHDL中的元件由實(shí)體、結(jié)構(gòu)體兩個(gè)概念共同描述完成。元件的存在使VHDL脫離普通程序語(yǔ)言的范疇，成為描述數(shù)字電路的專用硬件設(shè)計(jì)語(yǔ)言。由于進(jìn)程的執(zhí)行是并發(fā)的，因此在VHDL在中引入delta延遲概念，用于表示時(shí)間上無(wú)窮小的模擬步，是VHDL中模擬進(jìn)程同步機(jī)制的關(guān)鍵。該類進(jìn)程只在某一時(shí)刻的最后一個(gè)delta延遲時(shí)激活，這樣可以降低處理頻率，尤其是當(dāng)用于時(shí)序檢查的時(shí)候。此階段，系統(tǒng)分析者嚴(yán)格定義元件接口，并將元件之間的相互作用以文檔形式提供給各設(shè)計(jì)小組。其次，VHDL之所以稱為硬件描述語(yǔ)言，很重要的一點(diǎn)是因?yàn)樗谀M執(zhí)行上具有并發(fā)性，這一點(diǎn)很適于描述電路活動(dòng)的并發(fā)性特點(diǎn)，是其他程序設(shè)計(jì)語(yǔ)言所不具備的。(3)VHDL的描述范圍覆蓋系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)和門(mén)級(jí)，具有連續(xù)性、完整性的特點(diǎn)。因此提高設(shè)計(jì)層次，注重早期優(yōu)化，是現(xiàn)行較好的設(shè)計(jì)方式。VHDL模擬器可以完成混合級(jí)模擬，為各個(gè)層次的硬件設(shè)計(jì)提供有效的模擬，反映設(shè)計(jì)意圖，供設(shè)計(jì)者調(diào)試其設(shè)計(jì)，是適應(yīng)當(dāng)前電路設(shè)計(jì)的最佳選擇之一。編譯型模擬器將VHDL源描述直接轉(zhuǎn)化為功能等價(jià)的可執(zhí)行二進(jìn)制代碼，這樣，在每一條語(yǔ)句的模擬執(zhí)行過(guò)程中消除了多余的預(yù)處理,將極大地改善系統(tǒng)性能。(2)VHDL中的進(jìn)程(process)繼續(xù)從相對(duì)應(yīng)的結(jié)構(gòu)體類中進(jìn)行派生,這樣它就可共享所有在結(jié)構(gòu)體中定義的數(shù)據(jù)。這樣,對(duì)于信號(hào)類型對(duì)象賦值的特殊性就可以通過(guò)等號(hào)運(yùn)算符的重載來(lái)解決。對(duì)于不同構(gòu)造體的組裝,則可以在定義成員類對(duì)象時(shí),通過(guò)給出不同構(gòu)造函數(shù)的參數(shù)選取不同的結(jié)構(gòu)體。目前各ASIC芯片制