【正文】 lta延遲點上的變化，著重于計算一個模擬時刻結(jié)實時的穩(wěn)定階段的狀態(tài)。目前，較常用的大規(guī)模集成電路的設(shè)計方法包括基于標(biāo)準(zhǔn)單元庫的自底向上(bottomup)的設(shè)計方法和自頂向下(topdown)便于早期優(yōu)化的設(shè)計方法，以及自底向上和自頂向下有機結(jié)合的設(shè)計方法。(3)VHDL中的端口概念可以映射到C++中的函數(shù)(包括構(gòu)造函數(shù))參數(shù),類屬則可以映射為函數(shù)的默認(rèn)參數(shù).(4)可以為一些VHDL特有的數(shù)據(jù)類型使用C++定義類的方式定義一個新的數(shù)據(jù)類型。另外,VHDL語言早在1987年 12月已作為IEEE_STD_1076標(biāo)準(zhǔn)公布開發(fā),。軟件方面：本論文將引進(jìn)（1）電路模塊合成的概念：將紅綠燈交通信號系統(tǒng)劃分成若干小電路，最后再寫一個VHDL程序代碼，將各個小電路相連接。 ena_scan:out std_logic。例如: constant scan_bit:positive :=value。ena_scan = ena_s。flash_1hz= ena_one。 。因此，count_down電路最主要的功能就是負(fù)責(zé)接收traffic_mux電路輸出的值（即倒數(shù)的秒數(shù)值），然后將其轉(zhuǎn)換成BCD碼，利用七段顯示器顯示出來，讓行人能清楚地知道再過多久就會變成紅燈。begin (3). count_down電路的模塊。 when 10=seg7(15 downto 0)= “0000011000111111”。 when 26=seg7(15 downto 0)= “0101101101111101”。]ena_scan:in std_logic。signal light:std_iogic_vector(5 downto 0)。 end if。 clk:in std_logic。load:in std_logic_vector(7 downto 0)。yellow:out std_logic_vector(1 downto 0)。 next_state:out std_logic。 traffic電路模塊的VHDL碼 連接所有的子電路 u1:clk_gen portmap(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1)。在設(shè)計過程中,首先從直觀的圖例出發(fā),將紅綠燈交通信號系統(tǒng)劃分成若干小電路,最后再寫一個VHDL程序代碼,將各個小電路相連接。 第3章 結(jié)論電子技術(shù)的發(fā)展,特別是專用集成電路設(shè)計技術(shù)的日趨進(jìn)步和完善,推動了數(shù)字系統(tǒng)設(shè)計的迅猛發(fā)展。signal next_state_1:std_logic。clk:in std_logic。recount:out std_logic。 ponent count_down port(reset: in std_logic。在這一節(jié)中介紹如何將紅綠燈交通信號系統(tǒng)中的4個子電路放進(jìn)自己定義的程序包中。 st_transfer = ‘1’。 (2). architecture模塊。use 。 when 22=seg7(15 downto 0)= “0101101101011011”。 when 6=seg7(15 downto 0)= “0011111101111101”。next_state: out std_logic)。 end if。sign_state: in std_logic_vector(1 downto 0)。 end if。 ena_s = ‘0’。signal ena_one:std_logic。use 。由此可見,修改電路和修改工藝相互之間不會產(chǎn)生影響.(4)VHDL語言標(biāo)準(zhǔn)、規(guī)范,易于共享和復(fù)用由于VHDL語言已作為一種IEEE的工業(yè)標(biāo)準(zhǔn),這樣,設(shè)計成果便于復(fù)用和交流,反過來也更進(jìn)一步推動VHDL語言的推廣及完善。許多公司研制的硬件電路設(shè)計工具也逐漸向VHDL語言靠攏,提供對VHDL的支持。從語言層次上講,這兩種語言都屬于高級語言,在許多方面均具有相似性,可以從這種相似性出發(fā),完成它們之間的轉(zhuǎn)化。并發(fā)性使得VHDL的設(shè)計模擬可在并行機上進(jìn)行，這樣大大提高了模擬效率，是解決模擬時間瓶勁的方法之一。VHDL中信號的狀態(tài)會影響與信號相關(guān)的進(jìn)程的運行，體現(xiàn)數(shù)字系統(tǒng)的各單元的輸入及輸出的狀態(tài)。(2)系統(tǒng)硬件描述能力強VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路；并且，高層次的行為描述可以與低層次的RTL（寄存器傳送語言）描述和門級描述混合使用。20世紀(jì)80年代后期由美國國防部開發(fā)的VHDL語言恰好滿足了上述要求，并在1987年12月由IEEE標(biāo)準(zhǔn)化?？删幊唐骷膹V泛應(yīng)用，為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。電子設(shè)計自動化技術(shù)已成為設(shè)計現(xiàn)代電子系統(tǒng)必不可少的工具和手段。硬件描述語言的發(fā)展至今已有幾十年的歷史，并已成功地應(yīng)用到系統(tǒng)的模擬和設(shè)計等各方面。其范圍之廣是其他HDL語言所不能比擬的。一個實體可存在多個對應(yīng)的結(jié)構(gòu)體，分別以行為、結(jié)構(gòu)、數(shù)據(jù)流及各種方式混合的描述方法實現(xiàn)。設(shè)計的并發(fā)性可極大地加快整體設(shè)計進(jìn)程并提高設(shè)計質(zhì)量。它的優(yōu)點是概念清晰、關(guān)系明確，并且編程實現(xiàn)要簡便一些；其明顯的缺點就是對每一條語句的每次執(zhí)行都要重新解釋并執(zhí)行，會帶來很多不必要的預(yù)處理，效率很低。它能比電原理圖更有效地表達(dá)硬件電路的特征。當(dāng)然,這樣的信息是可以用VHDL語言來編寫的。clk_gen電路最主要的功能就是產(chǎn)生一些額外的輸出信號，并將其用做后續(xù)幾個電路的使能(enable)控制與同步信號處理。signal clk_scan_ff:std_logic_vector(scan_bit1 downto 0)。elsif (clk ‘vent and clk= ‘1’)then if clk_scan_ff=scan_val1 then clk_scan_ff=”00”。 ena_two= ‘0’。clk:in std_logic。 when “10”= load = conv_std_logic_vector(green0_time,8)。recount: in std_logic。 when 3=seg7(15 downto 0)= “0011111101001111”。 when 19=seg7(15 downto 0)= “0000011001111011”。因此，traffic_fsm電路除了負(fù)責(zé)監(jiān)控路口紅綠燈之外，最主要的功能就是能夠利用開關(guān)來切換手動與自動的模式，讓交警能夠通過外部輸入的方式來控制紅綠燈交通信號系統(tǒng)的運行。 green: out std_logic_vector(1 downto 0)。 elsif (clk ‘event and clk= ‘1’) then if (ena_scan= ‘1’)then if (rebn_ff = 3)then rebn_ff := rebn_ff1。上述的情形在硬件描述語言（如：VHDL，Verilog）的設(shè)計上也存在同樣的問題。sign_state:in std_logic_vector(1 downto 0)。a_m:in std_logic。use 。signal ena_1hz_1:std_logic。實例編號之后緊跟著冒號(J及此實例電路的名稱(clk_gen)。其中,主要側(cè)重于使用VHDL這種語言,因而詳細(xì)地給出了VHDL描述的源代碼。u4:traffic_fsm portmap(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1,a_m,st_butt,next_state_1,recount_1,sign_state_1,red,green,yellow)。 green:out std_logic_vector(1 downto 0)。 traffic紅綠燈信號系統(tǒng)電路的VHDL程序設(shè)計本節(jié)所要做的工作就是將所有的子電路全部連接起來，進(jìn)行時序分析，當(dāng)程序完成后，再下載到FPGA，以便硬件電路的驗證工作。 end ponent。 flash_1hz:out std_logic)。 ，其重點在于st_transfer何時為1。 signal state:sreg0_type。a_m:in std_logic。 when 29=seg7(15 downto 0)= “0101101101111011”。 when 13=seg7(15 downto 0)= “0000011001001111”。elsif (clk ‘event and clk= ‘1’)then if ena_1hz= ‘1’then if (recount= ‘1’)then t_ff=load1。use 。constant yellow1_time: integer := 5。(1). entity模塊。 ena_two= ‘0’。第二行是定義一個信號線名稱為clk_scan_ff,而位數(shù)為(scan_bit1 downto 0),已知scan_bit被定義為2,故clk_scan_ff的位數(shù)就是(1 downto o)即為2bit。end。 綠燈交通信號系統(tǒng)外觀 紅綠燈交通信號系統(tǒng)外觀示意圖如圖21 綠燈交通信號系統(tǒng)的VHDL模塊該系統(tǒng)由4個子電路構(gòu)成。例如,在PC擴展槽上要設(shè)計一塊接口卡,該接口卡的硬件設(shè)計應(yīng)滿足主機的接口要求。此外,信號的一些預(yù)定義屬性的運算也可以轉(zhuǎn)化為對類對象的某個成員函數(shù)的調(diào)用求解過程。目前，設(shè)計對象整體的的設(shè)計過程經(jīng)歷多個層次。(2)VHDL并發(fā)性特征VHDL的并發(fā)性體現(xiàn)在兩個方面，首先在使用VHDL進(jìn)行數(shù)字電路設(shè)計時存在并發(fā)性，即VHDL支持設(shè)計分解，可使被分解的各子部分的設(shè)計并行完成。1．3 VHDL 語言與模擬VHDL是為數(shù)字電路的建模和模擬（simulation）而制定的，是一種面向模擬的語言，它的語法中有許多方面均考慮到模擬的因素。1．2 VHDL語言的特點VHDL語言能夠形式化地表示電路的結(jié)構(gòu)與行為，支持邏輯設(shè)計中層次與領(lǐng)域的描述，并借