【正文】 致謝語(yǔ)：本文在編寫過(guò)程中得到趙威等老師的大力支持，在此表示感謝。在設(shè)計(jì)過(guò)程中,首先從直觀的圖例出發(fā),將紅綠燈交通信號(hào)系統(tǒng)劃分成若干小電路,最后再寫一個(gè)VHDL程序代碼,將各個(gè)小電路相連接。 第3章 結(jié)論電子技術(shù)的發(fā)展,特別是專用集成電路設(shè)計(jì)技術(shù)的日趨進(jìn)步和完善,推動(dòng)了數(shù)字系統(tǒng)設(shè)計(jì)的迅猛發(fā)展。這是一個(gè)實(shí)例調(diào)用的語(yǔ)句,實(shí)例編號(hào)u1(instance name)。next_state=next_state_1。 traffic電路模塊的VHDL碼 連接所有的子電路 u1:clk_gen portmap(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1)。signal next_state_1:std_logic。 architecture模塊的VHDL碼 define the signal_structure and flow of the devicearchitecture behave of traffic issignal ena_scan_1:std_logic。 yellow:out std_logic_vector(1 downto 0)。 next_state:out std_logic。clk:in std_logic。use 。首先必須先完成將4個(gè)子電路連接起來(lái)的VHDL程序編寫工作。yellow:out std_logic_vector(1 downto 0)。recount:out std_logic。flash_1hz:in std_logic。 ponent traffic_fsm port(reset:in std_logic。load:in std_logic_vector(7 downto 0)。 ponent count_down port(reset: in std_logic。recount:in std_logic。 end ponent。 clk:in std_logic。在這一節(jié)中介紹如何將紅綠燈交通信號(hào)系統(tǒng)中的4個(gè)子電路放進(jìn)自己定義的程序包中。因此，設(shè)計(jì)者可以設(shè)計(jì)一個(gè)子程序來(lái)支持程序設(shè)計(jì)的需求。當(dāng)外部按下st_butt鍵時(shí)（即st_butt=0）,內(nèi)部的計(jì)數(shù)器rebn_ff開(kāi)始計(jì)數(shù),在rebn_ff尚未數(shù)到02時(shí)，st_butt鍵被松開(kāi)，那么狀態(tài)將不會(huì)改變。 end if。 st_transfer = ‘1’。st_transfer = ‘0’。第一行是將所有紅綠燈交通信號(hào)系統(tǒng)發(fā)生的狀況利用類別(type)的定義格式一一列舉出來(lái)（）。signal light:std_iogic_vector(5 downto 0)。 (2). architecture模塊。 red: out std_logic_vector(1 downto 0)。st_butt:in std_logic。]ena_scan:in std_logic。use 。但為了配合高峰時(shí)段，防止交通擁擠，有時(shí)還必須使用手動(dòng)控制，即讓交警自行指揮交通。 end case。 when 26=seg7(15 downto 0)= “0101101101111101”。 when 22=seg7(15 downto 0)= “0101101101011011”。 when 18=seg7(15 downto 0)= “0000011001111111”。 when 14=seg7(15 downto 0)= “0000011001100110”。 when 10=seg7(15 downto 0)= “0000011000111111”。 when 6=seg7(15 downto 0)= “0011111101111101”。 when 2=seg7(15 downto 0)= “0011111101011011”。 else t_ff=t_ff1。begin (3). count_down電路的模塊。next_state: out std_logic)。ena_one: in std_logic。use 。因此，count_down電路最主要的功能就是負(fù)責(zé)接收traffic_mux電路輸出的值（即倒數(shù)的秒數(shù)值），然后將其轉(zhuǎn)換成BCD碼，利用七段顯示器顯示出來(lái)，讓行人能清楚地知道再過(guò)多久就會(huì)變成紅燈。 end if。 when “01” = load = conv_std_logic_vector(yellow0_time,8)。constant green1_time: integer := 20。 。sign_state: in std_logic_vector(1 downto 0)。entity traffic_mux is port(reset: in std_logic。 entity模塊的VHDL碼 library ieee。flash_1hz= ena_one。 end if。 else clk_2hz_ff= clk_2hz_ff+1。 clk_2hz_ff= “0000000”。ena_scan = ena_s。 ena_s = ‘0’。 ena_s= ‘0’。因此日后若需要更改電路時(shí)，只需改變常數(shù)對(duì)象scan_bit的值即可。例如: constant scan_bit:positive :=value。signal ena_one:std_logic。constant two_hz_val: positive := 125。 (2).architecture模塊。 ena_scan:out std_logic。use 。但為了配合高峰時(shí)段，防止交通擁擠，有時(shí)也必須使用手動(dòng)控制，即讓交警能夠順利地指揮交通。(1)clk_gen:時(shí)鐘脈沖發(fā)生電路（即分頻電路）；(2)traffic_mux:計(jì)數(shù)秒數(shù)選擇電路；(3)count_down:倒計(jì)時(shí)控制電路；(4)traffic_fsm:紅綠燈信號(hào)控制電路。軟件方面：本論文將引進(jìn)（1）電路模塊合成的概念：將紅綠燈交通信號(hào)系統(tǒng)劃分成若干小電路，最后再寫一個(gè)VHDL程序代碼，將各個(gè)小電路相連接。由此可見(jiàn),修改電路和修改工藝相互之間不會(huì)產(chǎn)生影響.(4)VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范,易于共享和復(fù)用由于VHDL語(yǔ)言已作為一種IEEE的工業(yè)標(biāo)準(zhǔn),這樣,設(shè)計(jì)成果便于復(fù)用和交流,反過(guò)來(lái)也更進(jìn)一步推動(dòng)VHDL語(yǔ)言的推廣及完善。(3)VHDL語(yǔ)言可以與工藝無(wú)關(guān)編程在用VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí),沒(méi)有嵌入與工藝有關(guān)的信息。此時(shí),主機(jī)部分功能可以用行為方式描述,在系統(tǒng)仿真時(shí)可以驗(yàn)證接口卡的工作是否正確。另外,VHDL語(yǔ)言早在1987年 12月已作為IEEE_STD_1076標(biāo)準(zhǔn)公布開(kāi)發(fā),。許多公司研制的硬件電路設(shè)計(jì)工具也逐漸向VHDL語(yǔ)言靠攏,提供對(duì)VHDL的支持。 VHDL在電子系統(tǒng)硬件設(shè)計(jì)中的優(yōu)點(diǎn)所謂硬件描述語(yǔ)句,就是可以描述硬件電路的功能、信號(hào)連接關(guān)系及定時(shí)關(guān)系的語(yǔ)言。(5)VHDL的層次關(guān)系的實(shí)現(xiàn)方式主要由元件說(shuō)明、例示和組裝完成。(3)VHDL中的端口概念可以映射到C++中的函數(shù)(包括構(gòu)造函數(shù))參數(shù),類屬則可以映射為函數(shù)的默認(rèn)參數(shù).(4)可以為一些VHDL特有的數(shù)據(jù)類型使用C++定義類的方式定義一個(gè)新的數(shù)據(jù)類型。從語(yǔ)言層次上講,這兩種語(yǔ)言都屬于高級(jí)語(yǔ)言,在許多方面均具有相似性,可以從這種相似性出發(fā),完成它們之間的轉(zhuǎn)化。解釋型模擬器中存在一個(gè)模擬核心，它不斷讀取VHDL源描述或其編譯后的中間格式數(shù)據(jù)，并每一條語(yǔ)句解釋性地執(zhí)行。首先，在較高的抽象層次，進(jìn)行前期的概念設(shè)計(jì)，優(yōu)化設(shè)計(jì)模型；然后經(jīng)由高級(jí)綜合工具綜合，產(chǎn)生寄存器傳輸級(jí)網(wǎng)表；最后經(jīng)低級(jí)綜合工具，形成最終的設(shè)計(jì)結(jié)果。目前，較常用的大規(guī)模集成電路的設(shè)計(jì)方法包括基于標(biāo)準(zhǔn)單元庫(kù)的自底向上(bottomup)的設(shè)計(jì)方法和自頂向下(topdown)便于早期優(yōu)化的設(shè)計(jì)方法，以及自底向上和自頂向下有機(jī)結(jié)合的設(shè)計(jì)方法。并發(fā)性使得VHDL的設(shè)計(jì)模擬可在并行機(jī)上進(jìn)行，這樣大大提高了模擬效率，是解決模擬時(shí)間瓶勁的方法之一。最終，系統(tǒng)設(shè)計(jì)者集成各子元件形成完整的設(shè)計(jì)，對(duì)整個(gè)設(shè)計(jì)進(jìn)行模擬驗(yàn)證。一個(gè)模型的設(shè)計(jì)主要由3部分組成：定義實(shí)體部分——確立模型與環(huán)境的接口；定義結(jié)構(gòu)體部分——完成模型的功能描述；定義測(cè)試部分——為模型生成測(cè)試向量，并捕獲模型輸出信號(hào)狀態(tài)以供分析。設(shè)計(jì)者的設(shè)計(jì)意圖有時(shí)希望忽略在delta延遲點(diǎn)上的變化，著重于計(jì)算一個(gè)模擬時(shí)刻結(jié)實(shí)時(shí)的穩(wěn)定階段的狀態(tài)。VHDL中信號(hào)的狀態(tài)會(huì)影響與信號(hào)相關(guān)的進(jìn)程的運(yùn)行，體現(xiàn)數(shù)字系統(tǒng)的各單元的輸入及輸出的狀態(tài)。實(shí)體的功能定義在稱為結(jié)構(gòu)體的分離單元中，結(jié)構(gòu)體規(guī)定設(shè)計(jì)實(shí)體輸入及輸出之間的關(guān)系。包括VHDL的硬件相關(guān)結(jié)構(gòu)、并發(fā)性特征和混合級(jí)描述及混合級(jí)模擬。這樣，在工藝更新時(shí)，就無(wú)須修改原設(shè)計(jì)，只要改變相應(yīng)的工藝工具即可。(2)系統(tǒng)硬件描述能力強(qiáng)VHDL語(yǔ)言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路；并且，高層次的行為描述可以與低層次的RTL（寄存器傳送語(yǔ)言）描述和門級(jí)描述混合使用。其特點(diǎn)包括：(1)設(shè)計(jì)技術(shù)齊全，方法靈活，支持廣泛VHDL語(yǔ)言支持自頂向下(top down)和基于庫(kù)(librarybased)的設(shè)計(jì)方法，而且還支持同步電路、異步電路以及其他隨機(jī)邏輯電路的設(shè)計(jì)。此外，它還是一種與實(shí)現(xiàn)技術(shù)相獨(dú)立的語(yǔ)言，既不束縛于某一特定的模擬程序或數(shù)字裝置上，也不把設(shè)計(jì)方法強(qiáng)加于設(shè)計(jì)者。特別是進(jìn)入20世紀(jì)90年代以后，有