【正文】 電路放進自己定義的程序包中。 程序包的VHDL程序 declaraction of package traffic_lib including ponent “clk_gen”“traffic_mux” “count_down” “traffic_fsm”library ieee。use 。package traffic_lib is ponent clk_gen port(reset: in std_logic。 clk:in std_logic。 ena_scan:out std_logic。 ena_1hz:out std_logic。 flash_1hz:out std_logic)。 end ponent。 ponent traffic_muxport(reset: in std_logic。clk:in std_logic。ena_scan:in std_logic。recount:in std_logic。sign_state:in std_logic_vector(1 downto 0)。load:out std_logic_ vector(7 downto 0))。 end ponent。 ponent count_down port(reset: in std_logic。clk:in std_logic。ena_1hz:in std_logic。recount:in std_logic。load:in std_logic_vector(7 downto 0)。seg7:out std_logic_vector(15 downto 0)。next_state: out std_logic)。 end ponent。 ponent traffic_fsm port(reset:in std_logic。clk:in std_logic。ena_scan:in std_logic。ena_1hz:in std_logic。flash_1hz:in std_logic。a_m:in std_logic。st_butt:in std_logic。next_state:in std_logic。recount:out std_logic。sign_state:out std_logic_vector(1 downto 0)。red:out std_logic_vector(1 downto 0)。green:out std_logic_vector(1 downto 0)。yellow:out std_logic_vector(1 downto 0)。 end ponent。end traffic_lib。 traffic紅綠燈信號系統(tǒng)電路的VHDL程序設計本節(jié)所要做的工作就是將所有的子電路全部連接起來，進行時序分析，當程序完成后，再下載到FPGA，以便硬件電路的驗證工作。首先必須先完成將4個子電路連接起來的VHDL程序編寫工作。(1). entity模塊。 entity模塊的VHDL碼 library ieee。use 。use 。use 。use 。entity traffic is port(reset:in std_logic。clk:in std_logic。a_m:in std_logic。st_butt:in std_logic。recount:out std_logic。 next_state:out std_logic。 sign_state:out std_logic_vector(1 downto 0)。 red:out std_logic_vector(1 downto 0)。 green:out std_logic_vector(1 downto 0)。 yellow:out std_logic_vector(1 downto 0)。 seg7:out std_logic_vector(15 downto 0)。end。 (2).architecture模塊。 architecture模塊的VHDL碼 define the signal_structure and flow of the devicearchitecture behave of traffic issignal ena_scan_1:std_logic。signal ena_1hz_1:std_logic。signal flash_1hz_1:std_logic。signal recount_1:std_logic。signal next_state_1:std_logic。signal sign_state_1:std_logic_vector(1 downto 0)。signal load:std_logic_ vector(7 downto 0)。begin (3).traffic電路模塊。 traffic電路模塊的VHDL碼 連接所有的子電路 u1:clk_gen portmap(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1)。u2:traffic_mux port map(reset,clk,ena_scan_1,recount_1,sign_state_1,ioad)。u3:count_down portmap(reset,clk,ena_1hz_1,recount_1,load,next_state_1)。u4:traffic_fsm portmap(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1,a_m,st_butt,next_state_1,recount_1,sign_state_1,red,green,yellow)。next_state=next_state_1。recount=recount_1。sign_state=sign_state_1。 ,有如下語句: u1:clk_gen port map(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1)。這是一個實例調(diào)用的語句,實例編號u1(instance name)。實例編號之后緊跟著冒號(J及此實例電路的名稱(clk_gen)。批port map關(guān)鍵詞之后的()是定義該實例內(nèi)外連接情況。參考紅綠燈交通信號結(jié)構(gòu)圖可知,reset連接至輸入reset信號,clk連接至輸入clk信號,ena_scan_1連接至clk_gen子電路的輸出ena_scan信號,ena_1hz_1連接至clk_gen子電路的輸出ena_1hz信號,flash_1hz_1連接至clk_gen子電路的輸出flash_1hz_1信號。 第3章 結(jié)論電子技術(shù)的發(fā)展,特別是專用集成電路設計技術(shù)的日趨進步和完善,推動了數(shù)字系統(tǒng)設計的迅猛發(fā)展。電子設計自動化(EDA)工具給電子設計帶來了巨大變革,尤其是硬件描述語言的出現(xiàn)和發(fā)展,解決了傳統(tǒng)用電路原理圖設計大系統(tǒng)工程時諸多不便,成為電子電路設計人員的最得力助手。本論文是在使用VHDL語言的基礎(chǔ)上,結(jié)合當前集成電路設計領(lǐng)域的新內(nèi)容改編而成。即簡要地介紹了VHDL的特點,又以基本邏輯電路為基礎(chǔ),闡述了VHDL紅綠燈交通信號系統(tǒng)的設計過程。在設計過程中,首先從直觀的圖例出發(fā),將紅綠燈交通信號系統(tǒng)劃分成若干小電路,最后再寫一個VHDL程序代碼,將各個小電路相連接。好處是可以增加程序的調(diào)試速度,同時也能夠?qū)⒐ぷ骷毞?以提高編程速度。用VHDL語言進行了功能的描述和邏輯綜合,得到了門級電路。其中,主要側(cè)重于使用VHDL這種語言,因而詳細地給出了VHDL描述的源代碼。致謝語：本文在編寫過程中得到趙威等老師的大力支持，在此表示感謝。由于理論水平和實踐經(jīng)驗有限，文中難免存在錯誤或不妥之處，敬請指正。 參考文獻[1]林明權(quán)，[2][3]王道憲，[4]邊計年，[5]林敏，VHDL traffic signal system of traffic light LIAO KAI Grade 2001,electronic message engineering speciality,Chongqing three gorges universityWanzhou Chongqing 404000Abstract: With the development at full speed of science and technology in recent years，the application of VHDL is moving towards deepening constantly, drive tradition is it measure crescent benefit to upgrade day to control at the same time. Traffic light controller is usually developed by microprocessor or PLC. This thesis remends one kind to realize the design method of the traffic signal system of traffic light with VHDL．Key word: VHDL MAXPLUSⅡ Traffic signal lamp Internation alization17