【正文】 本論文是在使用VHDL語言的基礎(chǔ)上,結(jié)合當(dāng)前集成電路設(shè)計領(lǐng)域的新內(nèi)容改編而成。signal load:std_logic_ vector(7 downto 0)。st_butt:in std_logic。red:out std_logic_vector(1 downto 0)。ena_1hz:in std_logic。use 。 st_transfer = ‘0’。signal state:sreg0_type。entity traffic_fsm is port(reset:in std_logic。 when 24=seg7(15 downto 0)= “0101101101100110”。 when 8=seg7(15 downto 0)= “0011111101111111”。 (2). architecture模塊 模塊的程序代碼。end process。end。end process。end if。begin (constant)。entity clk_gen isport(teset:in std_ logic。第二章 紅綠燈交通信號系統(tǒng) 燈交通信號系統(tǒng)功能概述本論文設(shè)計的紅綠燈交通信號系統(tǒng)為模擬實(shí)際的十字路口交通信號燈。其范圍之廣是其他HDL語言所不能比擬的。(2)VHDL中的進(jìn)程(process)繼續(xù)從相對應(yīng)的結(jié)構(gòu)體類中進(jìn)行派生,這樣它就可共享所有在結(jié)構(gòu)體中定義的數(shù)據(jù)。(3)VHDL的描述范圍覆蓋系統(tǒng)級、算法級、寄存器傳輸級和門級，具有連續(xù)性、完整性的特點(diǎn)。由于進(jìn)程的執(zhí)行是并發(fā)的，因此在VHDL在中引入delta延遲概念，用于表示時間上無窮小的模擬步，是VHDL中模擬進(jìn)程同步機(jī)制的關(guān)鍵。(3)VHDL語言可以與工藝無關(guān)地進(jìn)行編程在用VHDL語言設(shè)計系統(tǒng)硬件時，沒有嵌入與工藝相關(guān)的信息（當(dāng)然這些信息也是可以用VHDL描述的）。在此期間，許多地方形成了VHDL的用戶組織，VHDL語言的標(biāo)準(zhǔn)化使得它在國際用戶中獲得了廣泛的理解和支持，從而又進(jìn)一步促進(jìn)VHDL的發(fā)展。通常使用硬件描述語言（Hardware DescriPtion Lan－guage，HDL）進(jìn)行數(shù)字電子系統(tǒng)設(shè)計。因此，交通燈是交管部門管理城市交通的重要工具之一。作為IEEE標(biāo)準(zhǔn)的硬件描述語言VHDL已在設(shè)計中得到了廣泛的應(yīng)用，且影響日益深遠(yuǎn)。VHDL語言的最大特點(diǎn)是描述能力極強(qiáng)，可覆蓋邏輯設(shè)計的諸多領(lǐng)域和層次，并支持眾多的硬件模型。其中實(shí)體描述元件與外部環(huán)境的接口，其內(nèi)部行為及結(jié)構(gòu)是完全隱蔽的。然后，各設(shè)計小組可獨(dú)立并行地對子元件進(jìn)行詳細(xì)設(shè)計，并模擬驗(yàn)證子元件，確保正確無誤。 編譯型模擬方法及VHDL與C++的類比模擬算法可分為解釋型和編譯型兩種。（6）VHDL行為描述中的幾種順序語句:變量賦值語句、if語句、case語句、loop語句、next語句、exit語句、return語句、null語句、assert語句、過程調(diào)用語句在C++語言中均有類似的語法或庫函數(shù),做少量的修改即可進(jìn)行轉(zhuǎn)換。其他HDL語言,如UDL/I、Verilog等只能進(jìn)行IC級、PCB級描述,而不能對系統(tǒng)級的硬件很好地進(jìn)行描述。因此，為了避免意外事件的發(fā)生，電路必須給一個穩(wěn)定的時鐘(clock)才能讓系統(tǒng)正常運(yùn)行。constant two_hz_bit: positive := 7。 clk_gen電路中產(chǎn)生ena scan輸出使能的VHDL碼 to generate 250hz ena_scan via dividing 1khz clock by 4scan:process(reset,clk) begin if reset= ‘1’then clk_scan_ff= “00”。 ena_one= not ena_one。use 。elsif (clk ‘event and clk= ‘1’) then if (ena_scan= ‘1’and recount = ‘1’)then case sign_state is when “00” = load = conv_std_logic_vector(green1_time,8)。clk:in std_logic。 when 1=seg7(15 downto 0)= “0011111100000110”。 when 17=seg7(15 downto 0)= “0000011000000111”。next_state = ‘1’when t_ff=1 else ‘0’ traffic_fsm紅綠燈信號控制電路的VHDL程序設(shè)計在紅綠燈交通信號系統(tǒng)中，大多數(shù)的情況是通過自動控制的方式指揮交通的。 sign_state: out std_logic_vector(1 downto 0)。 begin if (st_butt= ‘1’or reset= ‘1’)then rebn_ff := “111111”。但是，如果要進(jìn)一步設(shè)計較復(fù)雜的程序時，庫中的命令可能就無法支持了。ena_scan:in std_logic。ena_1hz:in std_logic。use 。 (2).architecture模塊。 ,有如下語句: u1:clk_gen port map(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1)。由于理論水平和實(shí)踐經(jīng)驗(yàn)有限，文中難免存在錯誤或不妥之處，敬請指正。recount=recount_1。 seg7:out std_logic_vector(15 downto 0)。(1). entity模塊。clk:in std_logic。 ponent traffic_muxport(reset: in std_logic。假如是由于電器效應(yīng)引起開關(guān)誤動作，開關(guān)抖動的速度是非?？斓模s小于1ms）,故電路不會有誤動作的產(chǎn)生，也就達(dá)到了設(shè)計這個抖動消除裝置的目的。第二行是定義一個信號線名稱為state,state的設(shè)置目的是將steg0_type定義的8種狀況轉(zhuǎn)換成位的方式表示。next_state:in std_logic。end if。 when 15=seg7(15 downto 0)= “0000011001101101”。 end if: end if。use 。begin 此處，定義yellow0_time（橫向路口的黃燈）需維持5Ss,green0_time(橫向路口的綠燈)需維持20s,yellow1_time(直向路口的黃燈)需維持5s,green1_time(直向路口的綠燈)需維持20s。use 。 elsif (clk ‘event and clk= ‘1’)then if ena_s= ‘1’then if clk_2hz_ff=two_hz_val1 then clk_2hz_ff,= “0000000”。這樣程序設(shè)計變得更有彈性，此為參數(shù)化的概念。 architecture模塊的VHDL碼 define the signal_structure snd flow of the devicearchitecture behavior of clk_gen is constant scan_bit: positive := 2。 其中主要的交通燈控制邏輯圖,如圖2所示。這樣,在接口卡設(shè)計出來以前就可以知道接口卡的工作是否滿足系統(tǒng)要求?？梢詫?yīng)于C++語言中的成員類對象的概念。因此，由于存在多層次設(shè)計，就需要多個層次上的模擬。在設(shè)計流程方面，在系統(tǒng)分析階段，系統(tǒng)分析者可將設(shè)計對象分為若干獨(dú)立的子元件，交給若干設(shè)計小組實(shí)現(xiàn)。(1)VHDL中的硬件相關(guān)結(jié)構(gòu)VHDL具有許多與數(shù)字電路結(jié)構(gòu)直接相關(guān)的概念，其中最主要的是元件，它是數(shù)字硬件結(jié)構(gòu)——“黑盒”的抽象。它允許設(shè)計者在其使用范圍內(nèi)選擇工藝和方法。第一章 VHDL的基本概念電子設(shè)計自動化（EDA）的關(guān)鍵技術(shù)之一是要求用形式化方法來描述數(shù)字系統(tǒng)的硬件電路。本論文介紹一種用VHDL實(shí)現(xiàn)紅綠燈交通信號系統(tǒng)的設(shè)計方法。VHDL語言由于具有強(qiáng)大的行為描述能力和豐富的仿真語句從而成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。特別是進(jìn)入20世紀(jì)90年代以后，有關(guān)VHDL語言的發(fā)展成為一種主流技術(shù)。這樣，在工藝更新時，就無須修改原設(shè)計，只要改變相應(yīng)的工藝工具即可。設(shè)計者的設(shè)計意圖有時希望忽略在de