【正文】 算法進行對比，研究B樣條分解相對于其他的算法的優(yōu)勢。 直接實現(xiàn)原理 Pascal實現(xiàn)的實例實現(xiàn)原理 （3） 分布式部分 分布式部分主要是用于獲得有效的FIR 離散小波變換濾波器。Pascal實現(xiàn)表達了和作為Pascal擴展和節(jié)省重復算法。（2） B樣條部分 B樣條部分的實現(xiàn)有兩種方法：直接實現(xiàn)和Pascal實現(xiàn)。 B樣條分解的DWT實現(xiàn)過程B樣條分解的DWT實現(xiàn)過程主要有四個步驟：分裂（Split)，B樣條部分，分布式部分，標準部分。它的缺點就是會增加更多的加法器，但是加法器的復雜性要遠遠低于乘法器，并且許多加法器不在關(guān)鍵路徑上，它們可以在低速和小面積下實現(xiàn)。另外，這種方法對于高階濾波器的設(shè)計卻顯的十分的復雜費力，因此應(yīng)用的較少。相對于直接實現(xiàn)的這些方面，Pascal實現(xiàn)的精度和字長問題將變得更加復雜。在這個例子中，Pascal實現(xiàn)只需要12個加法器，而直接實現(xiàn)則需要16個加法器。它的實現(xiàn)思路也比較簡單，例如和，可以首先計算和，然后求它們的和得到，求它們的差便得到。解決這個問題的一個簡單方法是，在每兩個()階段之后，按2的比例減小信號來保證精度和防止信號溢出。然而如果使用 來替代()的話，則會大大降低精度。當將B樣條部分連接到分布式部分時，需要仔細控制信號的優(yōu)先級。由圖可知，偶信號要先于奇信號。這樣一來，B樣條實現(xiàn)方法的整體實現(xiàn)架構(gòu)就得以簡單明了的體現(xiàn)，在實際的硬件實現(xiàn)中，也能給各個模塊的具體劃分，以及各個模塊功能的制定，給出一個很好的指導，為整體設(shè)計的整合和高效實現(xiàn)提供穩(wěn)定的基礎(chǔ)。其中的分布式部分是唯一含有乘法器的部分，并且它的四個濾波器可以用串行或并行濾波器實現(xiàn)。B樣條部分實現(xiàn)的方法有直接實現(xiàn)和Pascal實現(xiàn)。 B樣條分解架構(gòu) ，其中分布式部分被首先分解為和，左邊為B樣條部分。而分布式部分主要是用于獲得有效的FIR 離散小波變換濾波器，因此，當B樣條部分給定時，分布式部分的設(shè)計通常是越小越好。在B樣條分解中，對于光滑輸入信號，高通濾波器的輸出具有th的時序差異。但是，DWT的B—樣條分解屬性卻沒有被用于構(gòu)建有效的VLSI架構(gòu)，而且它是DWT的一個重要的屬性，在下面的內(nèi)容里，就將這個方法實現(xiàn)DWT給出描述分析以及設(shè)計。通用的雙通道濾波器組可以通過卷積來實現(xiàn)，如果雙通道濾波器組具有比較理想的重組特性，則他可以通過采用基于提升的架構(gòu)來實現(xiàn)，借此減少其中涉及到的算術(shù)操作。JPEG2000給出了兩種雙正交小波濾波器，即有損壓縮CDF97小波，其中分析濾波器為9階，合成濾波器為7階；無損濾波則采用樣條5/3小波，簡稱為5/3小波，其分析濾波器為5階，合成濾波器為3階。有限長的濾波器可以看作是首先進行惰性小波分解，然后經(jīng)過級的提升和對偶提升這樣一個過程，最后完成尺度變換的操作。大多數(shù)基于提升算法的離散小波架構(gòu)都是直接實現(xiàn)以上的提升步驟的。提升算法在設(shè)計高通以及低通濾波器時，對于減少對乘法運算以及加法運算方面有更加廣闊的運用。 提升方案的實現(xiàn) 提升小波變換主要包括線性提升和基于因式分解兩種提升方法，而前者由于預(yù)測濾波器構(gòu)造和更新過程較為復雜，故多第二種方法。提升變換實現(xiàn)了整數(shù)整數(shù)的小波變換，提出了一種精確的重構(gòu)。用提升方案實現(xiàn)小波分解的最大優(yōu)點是將小波變換分解成了幾個非常簡單的基本步驟，且每個步驟都非常容易找到它的逆變換，重構(gòu)的過程就是分解的逆步驟，也包含了三個步驟，即反預(yù)測、反更新和合并。在預(yù)測環(huán)節(jié)中得到的預(yù)測誤差，即高頻信息再通過更新算子來調(diào)整信號的下抽樣得到低頻信息，這個過程就是更新環(huán)節(jié)。 提升方案正變換過程提升方案主要由三部分組成：分裂(Split)、預(yù)測(Prediction)和更新(Update)。用它的框架結(jié)構(gòu)能有效地計算DWT。 兩種類型的多相分解 基于提升架構(gòu) 提升方案的介紹提升方案(LS：Lifting Scheme)是由Sweldens在1994年提出的一種小波變換方法，而后與Daubechies證明了，任何的離散小波或具有有限長濾波器的兩階濾波變換都可以分解成一系列簡單的提升步驟，所有能夠用Mallat算法實現(xiàn)的小波，都可以用提升算法來實現(xiàn)。因此。許多超大規(guī)模集成電路的DSP設(shè)計技術(shù)，如折疊，展開和流水線，可以采用一對低通和高通濾波器來實現(xiàn)。由于巨大計算量的需要，在實現(xiàn)DWT的過程中提出了許多的超大規(guī)模集成電路架構(gòu)，主要包括：（1）基于卷積架構(gòu)；（2）基于提升架構(gòu)；(3) B樣條函數(shù)分解。目前，主流的 FPGA 芯片生產(chǎn)商都提供了內(nèi)嵌的在線邏輯分析儀 (如Xilinx ISE中的ChipScope、Altera QuartusII 中的 SignalTapII 以及 SignalProb) 來解決上述矛盾，它們只需要占用芯片少量的邏輯資源，具有很高的實用價值。其中，芯片編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等方面。 芯片編程與調(diào)試 設(shè)計的最后一步就是芯片編程與調(diào)試。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。由于不同芯片的內(nèi)部延時不一樣，不同的布局布線方案也給延時 帶來不同的影響。 時序仿真時序仿真，也稱為后仿真，是指將布局布線的延時信息反標注到設(shè)計網(wǎng)表中來檢測有無時序違規(guī) ( 即不滿足時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等 ) 現(xiàn)象。布線結(jié)束后，軟件工具會自動生成報告，提供有關(guān)設(shè)計中各部分資源的使用情況。布線根據(jù)布局的拓撲結(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個元件。 實現(xiàn)與布局布線布局布線可理解為利用實現(xiàn)工具把邏輯映射到目標器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能鏈接的布線通道進行連線，并產(chǎn)生相應(yīng)文件 ( 如配置文件與相關(guān)報告)，實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的 FPGA 芯片上，布局布線是其中最重要的過程。目前的綜合工具較為成熟，對于一般的設(shè)計可以省略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計意圖不符，則需要回溯到綜合后仿真來確認問題之所在。在仿真時，把綜合生成的標準延時文件反標注到綜合仿真模型中去，可估計門延時帶來的影響。常用的綜合工具有 Synplicity 公司的 Synplify/Synplify Pro 軟件以及各個 FPGA 廠家自己推出的綜合開發(fā)工具。為了能轉(zhuǎn)換成標準的門級結(jié)構(gòu)網(wǎng)表，HDL 程序的編寫必須符合特定綜合器所要求的風格。就目前的層次來看，綜合優(yōu)化 (Synthesis) 是指將設(shè)計輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實的門級電路。 綜合優(yōu)化 所謂綜合就是將較高級抽象層次的描述轉(zhuǎn)化成較低層次的描述。如果發(fā)現(xiàn)錯誤，則返回設(shè)計修改邏輯設(shè)計。 功能仿真 功能仿真也稱為前仿真是在編譯之前對用戶所設(shè)計的電路進行邏輯功能驗證，此時的仿真沒有延遲信息，僅對初步的功能進行檢測。 除了這 IEEE 標準語言外，還有廠商自己的語言。而在中大型工程中，主要使用行為 HDL，其主流語言是 Verilog HDL 和 VHDL。目前，在實際開發(fā)中應(yīng)用最廣的就是HDL語言輸入法，利用文本描述設(shè)計，可以分為普通HDL和行為HDL。這種方法雖然直觀并易于仿真，但效率很低，且不易維護，不利于模塊構(gòu)造和重用。常用的方法有硬件描述語言(HDL)和原理圖輸入方法等。一般都采用自頂向下的設(shè)計方法，把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接使用EDA元件庫為止。 所示，包括功能定義/器件選型、設(shè)計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實現(xiàn)、布線后仿真、板級仿真以及芯片編程與調(diào)試等主要步驟。在設(shè)計初期，他們不僅要評估每個子模塊所消耗的資源，還需要給出相應(yīng)的時序關(guān)系；在設(shè)計后期，需要根據(jù)底層模塊的實現(xiàn)情況完成相應(yīng)的修訂。Planahead 將結(jié)構(gòu)化設(shè)計方法、團隊化合作設(shè)計方法以及重用繼承設(shè)計方法三者完美地結(jié)合在一起，有效地提高了設(shè)計效率，縮短了設(shè)計周期。Planahead 允許高層設(shè)計者為不同的模塊劃分相應(yīng)FPGA芯片區(qū)域，并允許底層設(shè)計者在所給定的區(qū)域內(nèi) 獨立地進行設(shè)計、實現(xiàn)和優(yōu)化，等各個模塊都正確后，再進行設(shè)計整合。FPGA廠商意識到這類需求，由此開發(fā)出了相應(yīng)的邏輯鎖定和增量設(shè)計的軟件工具。這里面存在兩個問題：首先，軟件編譯一次需要長達數(shù)小時甚至數(shù)周的時間，這是開發(fā)所不能容忍的；其次，重新編譯和布局布線后結(jié)果差異很大，會將已滿足時序的電路破壞。 在工程實踐中，還存在軟件編譯時長的問題。這就允許多個設(shè)計者同時設(shè)計一個硬件系統(tǒng)中的不同模塊，并為自己所設(shè)計的模塊負責；然后由上層設(shè)計師對下層模塊進行功能驗證。這么龐大的工作量顯然超出了單個工程師的能力，因此需要按照層次化、結(jié)構(gòu)化的設(shè)計方法來實施。目前微電子技術(shù)已經(jīng)發(fā)展到SOC階段，即集成系統(tǒng) (Integrated System) 階段，相對于集成電路 (IC) 的設(shè)計思想有著革命性的變化。 FPGA的開發(fā)流程FPGA 是可編程芯片，因此FPGA的設(shè)計方法包括硬件設(shè)計和軟件設(shè)計兩部分。在能滿足我們設(shè)計需求的情況下，選擇一款性價比高的器件能為我們的產(chǎn)品提供更有利的市場競爭地位。還有一種情況，在電路速度非常高的應(yīng)用場合，最好選用 BGA 和 FBGA 封裝器件，這2種封裝器件由于器件管腳引線電感和分布電容比較小，有利于高速電路的設(shè)計。 器件的封裝 目前，主流器件的封裝形式有 ：QFP，BGA 和 FBGA，BGA 和 FBGA 封裝器件的管腳密度非常高，設(shè)計中必須使用多層板，PCB 布線相當復雜，設(shè)計成本比較高，器件焊接成本比較高，因此，設(shè)計中能不用盡量不用。 器件的溫度等級 某些應(yīng)用場合，對器件的環(huán)境溫度適應(yīng)能力提出了很高的要求，此時，就應(yīng)該在有工業(yè)級甚至是軍品級或宇航級的器件中進行選型。 器件的速度等級 關(guān)于器件速度等級的選型，一個基本的原則是：在滿足應(yīng)用需求的情況下，盡量選用速度等級低的器件。目前，主流 FPGA 器件支持的電氣接口標準有：1．5 V，1．5V 等，可以滿足絕大部分應(yīng)用設(shè)計需求。 電氣接口標準 目前，數(shù)字電路的電氣接口標準非常多。隨著器件價格不斷下降，在很多應(yīng)用場合，在不增加成本的情況下，選用該器件和傳統(tǒng) FPGA+MCU 的應(yīng)用方案相比，能大幅度提高系統(tǒng)性能和降低硬件設(shè)計復雜程度。 利用集成硬核微處理器的 FPGA 器件進行嵌入式開發(fā)，代表嵌入式應(yīng)用的一個方向。A1tera公司的Statix Ⅱ GX 和 Statix Ⅲ GX 系列，賽靈思公司的 Virtex4 FX 和 Virtex5 FX 系列都集成了高速串行收發(fā)器 ( 注意 ：賽靈思 V5 帶 T 的產(chǎn)品都有高速串行收發(fā)器，VV2P 某些型號也有高速串行收發(fā)器 )，這種器件價格一般都比較高。賽靈思公司提供的是數(shù)字鎖相環(huán)，其優(yōu)點是能獲得更精確的相位控制，其缺點是下限工作頻率較高，一般在24 MHz 以上 ；Altera公司提供的是模擬鎖相環(huán)，其優(yōu)點是下限工作頻率較低，一般在16 MHz 以上，其主流器件 Statix Ⅱ和 Statix Ⅲ系列中的增強型鎖相環(huán)工作頻率只要求在4 MHz 以上，其缺點是對時鐘相位的控制精度相對較差。因此，在器件選型時，最好不要片面追求設(shè)計的集成度而選用這種器件，可以考慮選用低端器件+外擴存儲器的設(shè)計方案。 器件中的存儲器資源主要有2種用途：作高性能濾波器；實現(xiàn)小容量高速數(shù)據(jù)緩存。可是，在比較復雜的數(shù)字系統(tǒng)中，過度 I／O 資源的消耗可能會導2個問題：FPGA 負荷過重，器件發(fā)熱嚴重，嚴重影響器件的速度性能、工作穩(wěn)定性和壽命，設(shè)計中要考慮器件的散熱問題；局部布線資源不足，電路的運行速度明顯降低，有時甚至使設(shè)計不能適配器件，設(shè)計失敗。邏輯資源和I／O資源的需求是每位設(shè)計人員最關(guān)心的問題，一般都會考慮到，可是，過度消耗 I／O資源和布線資源可能產(chǎn)生的問題卻很容易被忽視。 器件的硬件資源 硬件資源是器件選型的重要標準。該集成開發(fā)環(huán)境不僅功能強大、界面友好，而且有很多第三方合作伙伴提供相應(yīng)的技術(shù)支持，能使器件獲得更高的性能。Xllinx公司的主流器件有Spartan3E、Spartan3A、Virtex4LX、Virtex4 SX、Virtex4 FX、Virtex5 LX、Virtex5SX、Virtex5 FX、Spartan6 和 Virtex － 6 等系列，其中Spartan3E和Spartan3A 系列主要應(yīng)用于邏輯設(shè)計和簡單數(shù)字信號處理，Virtex4 LX和Virtex5 LX 系列主要應(yīng)用于高速邏輯設(shè)計，Virtex4 SX和Virtex5 SX系列主要應(yīng)用于高速復雜數(shù)字信號處理，Virtex4 FX 和 Virtex5 FX 系列主要應(yīng)用于嵌入式系統(tǒng)。 FPGA器件選型有以下7個原則：器件的供貨渠道和開發(fā)工具的支持、器件的硬件資源、器件的電氣接口標準、器件的速度等級、器件的溫度等級、器件的封裝和器件的價格。其組成部分主要有可編 程輸入/輸出單元、基本可編程邏輯單元、內(nèi)嵌 SRAM、豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用單元等，主要設(shè)計和生產(chǎn)廠家有賽靈思、Altera、Lattice、Actel、Atmel 和 QuickLogic等公司，其中最大的是美國賽靈思公司，占有可編程市場50%以上的市場份額，比其他所有競爭對手市場份額的總和還多。實際上，LUT具有更快的執(zhí)行速度和更大的規(guī)模。當用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA 開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把真值表 ( 即結(jié)果 ) 事先寫入 RAM，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。 查找表 (LookUpTable) 簡稱為LUT，LUT本質(zhì)上就是一RAM。所以如果事先將相應(yīng)的結(jié)