【正文】 的數(shù)據(jù)量。 FLASH寫操作時序圖 數(shù)據(jù)讀取數(shù)據(jù)的讀取有很多種方法, 目前有串口、并口、USB 口或PCI 總線方式讀取。雙端口RAM中的數(shù)據(jù)從B口讀出, 然后寫入FLASH, 在操作的過程中, 要保證雙端口RAM的B 口地址推進要小于其A 口的地址推進。由于FLASH是按頁存儲的, 當一頁寫完之后要進行下一頁的控制字和地址的重新寫入, 為了使采集回來的數(shù)據(jù)能及時準確的寫入FLASH, 而不至于在頁與頁的交替時間內(nèi)使數(shù)據(jù)丟失, 所以不可能將采集回的數(shù)據(jù)直接存入FLASH, 我們利用FPGA 內(nèi)部提供的RAM來構(gòu)成雙端口RAM作為數(shù)據(jù)存儲過程中的緩存, 采集回來的數(shù)據(jù)先寫入雙端口RAM, 然后再導(dǎo)入FLASH。 數(shù)據(jù)存儲對數(shù)據(jù)的存儲, 我們采用閃存(FLASH Memory)作為存儲器, 它具有體積小、功耗低和數(shù)據(jù)不易丟失的特點。根據(jù)此種要求我們設(shè)計實現(xiàn)了多路采集存儲器, 此種存儲其使用FPGA 和FLASH 存儲器。 AD模塊時序仿真圖當RST為高電平是時鐘分頻開始計數(shù)，當計數(shù)范圍為1～10時，CONVST信號為低電平，否則為高電平。本模塊能連續(xù)運行，不斷地寫入命令字以啟動A/D轉(zhuǎn)換，然后讀出A/D轉(zhuǎn)換結(jié)果并將其輸出。 AD控制單元示意圖CLK是時鐘信號，即為外部晶振提供的時鐘；RST是復(fù)位信號，當RST為低電平時，該模塊處于復(fù)位狀態(tài)；復(fù)位時，AD_CS、CONVST和AD_RD信號為高電平（無效），AD_rst和BYTE信號為低電平；BUSY是AD輸出的‘忙’信號，當A/D進行轉(zhuǎn)換功能時，該信號為高電平；CLK_t[6..0]是時鐘分頻計數(shù)，與通道選取模塊一致。當采集某一通道的模擬量時，A/D需要完成的主要功能有轉(zhuǎn)換和向FPGA傳送轉(zhuǎn)換后的數(shù)字量。由此可以計算出一幀總的數(shù)據(jù)量為16行16列16bit247。3 系統(tǒng)軟件設(shè)計 數(shù)據(jù)編幀 幀格式S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15表中共有16行*16列數(shù)據(jù)，每行代表采樣率為40KHZ的信號。 FPGA時鐘電路 本章小結(jié)本章對基于FPGA的多通道采樣控制單元進行了研究，介紹了多路選擇開關(guān)ADG70AD轉(zhuǎn)換芯片ADS8402和FIFO緩存IDT7206。其余3個時鐘輸入端都接地以防止干擾。 。 配置電路 當FPGA作為主芯片時，必須給其配置一個時鐘驅(qū)動的PROM。當裝置被啟用并且SEQ為高電平時，VOUT2先打開，VOUT1保持關(guān)閉，當其值達到VOUT2輸出電壓的83％時VOUT1打開。 電源電路當EN腳連接到一個低電平時該器件開始工作。TPS703xx系列器件的設(shè)計為數(shù)字信號處理器、專用集成電路、FPGA和雙輸出穩(wěn)壓器等提供完整的電源。 其他硬件電路 系統(tǒng)除了上述主要的電路之外，還有幾種比較重要的外圍電路，主要有給系統(tǒng)供電的電源電路、FPGA配置電路和時鐘電路等。FPGA采用Xilinx公司Spartan2系列XC2S100，作為一個對Flash操作的主控設(shè)備。Flash由于其具有非易失性、電可擦除性、可重復(fù)編程以及高密度、低功耗等特點，而被廣泛應(yīng)用于數(shù)據(jù)采集系統(tǒng)中。采用FPGA作為主控制器對FLASH進行操作，系統(tǒng)與主機之間采用USB2．0接口芯片CY7C68013實現(xiàn)通信。同樣上位機發(fā)出數(shù)據(jù)讀出命令，CY7C68013接收到此命令后。一根讀信號線USBRD，實現(xiàn)上位機對n鵠h的無效塊檢測和讀取操作。根據(jù)系統(tǒng)構(gòu)成和實際要求，我們選用GPIF模式的數(shù)據(jù)傳輸方案，只要輸出信號和就緒信號作相應(yīng)的組合，就可以實現(xiàn)多種復(fù)雜的控制時序。FIFO的控制：FPGA通過輸出的W信號來控制FIFO的存儲，當W信號為低電平時，將數(shù)據(jù)寫入FIFO。其原理圖如下所示： FPGA控制模塊電路 A/D的控制： FPGA輸出的RESET信號控制A/D的復(fù)位（低電平復(fù)位，設(shè)計中的RESET一直為高電平）、CS信號控制A/D的選通（低電平選通，設(shè)計中的CS一直有效）、RD信號實現(xiàn)對A/D轉(zhuǎn)換后的數(shù)字信號的讀（低電平有效）、BYTE信號控制A/D轉(zhuǎn)換后的輸出方式（本設(shè)計中BYTE信號一直為低，即A/D的輸出形式為16位并行輸出）。數(shù)據(jù)輸入和輸出端均只使用前8位（Q0～QD0～D7）；讀允許信號R由另外一個系統(tǒng)的控制信號提供；寫允許信號W由FPGA輸入，當W為低時，將轉(zhuǎn)換后的數(shù)據(jù)存入IDT7206；復(fù)位信號RS由FPGA控制，當RS輸入為低電平時器件開始復(fù)位，其內(nèi)部讀和寫都將回到初始位置且RS上升沿來臨之前讀信號和寫信號都將保持高電平。當所有的數(shù)據(jù)已經(jīng)從FIFO的讀取完，空標志（E）將變低， 這時如果有寫操作一次，E將變高且tWEF后讀允許有效。任何數(shù)據(jù)的讀取發(fā)生在先進先出的基礎(chǔ)上的持續(xù)的寫操作。當FIFO已滿，內(nèi)部寫指針被鎖，外部變化將不會影響FIFO寫。為了防止數(shù)據(jù)溢出，最后一個寫信號來臨時滿標志（FF）將置低，它會抑制寫信號的寫入操作。如果存儲量達到內(nèi)存的一半，則在下一寫操作的下降沿來臨時，半滿標志（HF）將被置為低，并會一直為低直到寫指針與讀取指針之差小于或等于1或設(shè)備的存儲量是總內(nèi)存的一半。寫允許（W）：一個寫周期開始于滿標志（FF）為高且寫信號的下降沿來臨時，數(shù)據(jù)建立和保持時間必須堅持到寫寫信號的上升沿。 IDT7206時序圖復(fù)位（RS）：當RS輸入為低電平時器件開始復(fù)位，其內(nèi)部讀和寫都將回到初始位置且RS上升沿來臨之前讀信號和寫信號都將保持高電平。該設(shè)備提供了9位寬度的數(shù)據(jù)存儲輸入輸出和一個控制作為用戶的選擇校驗位。 IDT7206在系統(tǒng)中的應(yīng)用 FIFO緩存電路IDT7206是一種先進先出的雙端口數(shù)據(jù)緩存器?！　懼羔槪褐赶蛳乱粋€要寫入的地址的，寫完自動加1?！　憰r鐘：寫操作所遵循的時鐘，在每個時鐘沿來臨時寫數(shù)據(jù)?！　】諛酥荆篎IFO已空或?qū)⒁諘r由FIFO的狀態(tài)電路送出的一個信號，以阻止FIFO的讀操作繼續(xù)從FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出。而對于寫速度慢于讀速度的應(yīng)用，F(xiàn)IFO的深度要根據(jù)讀出的數(shù)據(jù)結(jié)構(gòu)和讀出數(shù)據(jù)的由那些具體的要求來確定。在一個具體的應(yīng)用中也不可能由一些參數(shù)算數(shù)精確的所需FIFO深度為多少，這在寫速度大于讀速度的理想狀態(tài)下是可行的，但在實際中用到的FIFO深度往往要大于計算值。如一個8位的FIFO，若深度為8，它可以存儲8個8位的數(shù)據(jù)，深度為12 ，就可以存儲12個8位的數(shù)據(jù)，F(xiàn)IFO的深度可大可小，個人認為FIFO深度的計算并無一個固定的公式。 FIFO的一些重要參數(shù)FIFO的寬度：它指的是FIFO一次讀寫操作的數(shù)據(jù)位，就像MCU有8位和16位，ARM 32位等等，F(xiàn)IFO的寬度在單片成品IC中是固定的，也有可選擇的，如果用FPGA自己實現(xiàn)一個FIFO，其數(shù)據(jù)位，也就是寬度是可以自己定義的。同步FIFO是指讀時鐘和寫時鐘為同一個時鐘，在時鐘沿來臨時同時發(fā)生讀寫操作。他與普通存儲器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡單，但缺點就是只能順序?qū)懭霐?shù)據(jù)，順序的讀出數(shù)據(jù)，其數(shù)據(jù)地址由內(nèi)部讀寫指針自動加1完成，不能像普通存儲器那樣可以由地址線決定讀取或?qū)懭肽硞€指定的地址。 A/D轉(zhuǎn)換電路 存儲電路存儲電路用來存儲采集后的數(shù)據(jù)，以保證采集的數(shù)據(jù)不會丟失。當復(fù)位結(jié)束，RESET信號為高電平時轉(zhuǎn)換器恢復(fù)正常運作模式[13]。BYTE數(shù)據(jù)口DB15～DB8DB7～DB0高D7～D0低D15～D8D7～D0 ADS8402輸出形式轉(zhuǎn)換器的復(fù)位：復(fù)位信號是一個異步低電平輸入信號（即不受片選信號CS的影響，CS為高電平時也可以復(fù)位）。種類模擬量大小數(shù)字輸出最大轉(zhuǎn)換范圍2Vref精度2Vref/65535二進制碼十六進制碼最大轉(zhuǎn)換量Vref0111 1111 1111 11117FFF最小轉(zhuǎn)換量00000 0000 0000 000000000Vref1000 0000 0000 00008000 理想輸入電壓和輸出代碼當BYTE是低電平時將從DB15～DB0輸出一個全16位字由高位至低位的數(shù)據(jù)。當RD和CS引腳都是低電平是數(shù)字總線（DB0～DB15）并行輸出轉(zhuǎn)換后的值。CONVST變低時，BUSY引腳輸出高電平并且在這個轉(zhuǎn)換過程中BUSY一直為高電平直至轉(zhuǎn)換結(jié)束才變成低電平。當CS為低時（CS低電平有效）轉(zhuǎn)換是通過將CONVST引腳為置低電平超過20納秒（20ns后CONVST引腳可以為高）。單端輸入源可能會被轉(zhuǎn)換為差分信號。