【正文】 和設(shè)計指標(biāo)要求，確定總體設(shè)計方案，畫出總體方案的系統(tǒng)框圖（亦稱預(yù)設(shè)計階段）2．進(jìn)行底層單元電路分析及輸入設(shè)計、編譯、仿真；3．利用已編譯正確的底層單元電路模塊，畫出頂層電路的原理圖 ，進(jìn)行編譯調(diào)試和仿真測試；4．撰寫設(shè)計報告。功能檢查完成后，可進(jìn)行時序仿真。仿真器的靈活性很強(qiáng)電路設(shè)計完成后，需要驗證電路設(shè)計的邏輯功能是否正確。傳統(tǒng)的數(shù)字電路實驗利用手工連線的方法完成元件連接，容易對學(xué)習(xí)者產(chǎn)生誤導(dǎo)，以為只要將元件間的引腳用引線按電路圖連上即可，而不必顧及引線長短，粗細(xì)彎曲方式，可能產(chǎn)生的分布電感和電容效應(yīng)，以及電磁兼容性等等十分重要的問題。與傳統(tǒng)的數(shù)字電路實驗相比，Max Plus II 提供靈活多樣的層次化輸入設(shè)計功能，具有顯著的優(yōu)勢：1．能進(jìn)行任意層次的數(shù)字系統(tǒng)設(shè)計。Max Plus II 的設(shè)計輸入、處理和校驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可 桂忱 汽車尾燈控制電路的 PLD 實現(xiàn) 第 15 頁 共 29 頁 以加快動態(tài)調(diào)試進(jìn)程。它所提供的靈活性和高效性是無可比擬的，其豐富的圖形界面，輔之以完整的、可即時訪問的在線文檔，使設(shè)計人員能夠輕松、愉快地掌握和使用 Max Plus II 軟件。它提供了功能強(qiáng)大，直觀便捷和操作靈活的原理圖輸入設(shè)計功能，同時還配備了適用于各種需要的元件庫，其中包含基本邏輯元件庫（如與非門、反向器、觸發(fā)器等） ，宏功能元件（包含了幾乎所有 74 系列的器件）以及功能強(qiáng)大、性能良好的類似于核的兆功能塊庫，但更為重要的是它提供了使用方便，精度良好的時序仿真器，能夠?qū)ο到y(tǒng)中任一元件的功能進(jìn)行精確的時序仿真，精度達(dá) ，非常準(zhǔn)確。這種方式突破了門級設(shè)計的瓶頸，極大地減少了電路設(shè)計的時間和可能發(fā)生的錯誤，降低了開發(fā)成本。程序中，首先使控制器處于復(fù)位狀態(tài)，此時把所有信號清零，再根據(jù)輸入信號轉(zhuǎn)換狀態(tài)。圖 如下： 桂忱 汽車尾燈控制電路的 PLD 實現(xiàn) 第 14 頁 共 29 頁 OUTPUTSCLKRESINPUTS組合邏輯 1寄存器圖 米勒型狀態(tài)機(jī)模型由于本設(shè)計的狀態(tài)變化與輸入信號有關(guān)，所以采用米勒型狀態(tài)機(jī)。圖 如下：CLK OUTPUTSINPUTSRES組合邏輯 1寄存器 組合邏輯 2圖 莫爾型狀態(tài)機(jī)模型米勒型狀態(tài)機(jī)的輸出變化要領(lǐng)先一個時鐘周期，它的輸出既和當(dāng)前狀態(tài)有關(guān)，又和所有輸入信號有關(guān)。在 VHDL 語言中，狀態(tài)機(jī)有兩種：莫爾型和米勒型。5．VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。符合市場需求的大規(guī)模系統(tǒng)高效、高速地完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。2．VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。VHDL 進(jìn)行工程設(shè)計的優(yōu)點是顯而易見的。庫用于存放已編譯的實體，機(jī)構(gòu)體，程序包及配置。其中，實體是一個 VHDL 程序的基本單元，由實體說明和結(jié)構(gòu)體兩部分組成，實體說明用于描述設(shè)計系統(tǒng)的外部接口信號；結(jié)構(gòu)體用于描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。VHDL 語言具有很強(qiáng)的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性，使用 VHDL 語言，可以就系統(tǒng)的總體要求出發(fā)，自上而下地將設(shè)計內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。因此，VHDL 成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。VHDL 硬件描述語言在電子設(shè)計自動化中扮演著重要的角色，他是 EDA 技術(shù)研究的重點之一。它將一些在數(shù)字電路中常用，但比較復(fù)雜的功能塊，如 FIR 濾波器， SDRAM 控制器、PCI 接口等設(shè)計成可以修改參數(shù)的模塊，讓其他用戶能夠直接調(diào)用這些模塊，從而大大減輕了工程師的負(fù)擔(dān)，避免了重復(fù)勞動。設(shè)計人員可以反復(fù)編程、擦除、使用，或者在外圍電路不動的情況下用不同軟件實現(xiàn)不同的功能。其投資小，并可以節(jié)省許多潛在的花費。3．固定長度的金屬線進(jìn)行各邏輯塊的互連使得設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全的預(yù)測。2．CPLD/，使硬件的功能可象軟件一樣通過編程來修改。利用 CPLD/FPGA，電子系統(tǒng)設(shè)計工程師可以在實驗室中設(shè)計出專用集成芯片，實現(xiàn)系統(tǒng)集成。CPLD 與 FPGA 在價格、性能、邏輯規(guī)模和封裝（包括 EDA 軟件性能）等方面各有千秋，面對不同的開發(fā)項目，使用者應(yīng)該作出最佳的選擇，表 21 是對 CPLD/FPGA在各個方面的比較。CPLD 器件具有同 FPGA 器件相似的集成度和易用性，在速度上還有一定的優(yōu)勢，因此，在可編程邏輯器件技術(shù)的競爭中它與 FPGA 并駕齊驅(qū)，成為兩支領(lǐng)導(dǎo)可編程器件技術(shù)發(fā)展的力量之一。一般情況下，CPLD 器件中包含三種結(jié)構(gòu)：可編程邏輯宏單元、可編程 I/O 單元、可編程內(nèi)部連線。CPLD 器件的結(jié)構(gòu)是一種與陣列可編程、或陣列固定的與或陣列形式。這種類型結(jié)構(gòu)的特點是通過對 CLB 編程實現(xiàn)邏輯功能；通過對 I/O 單元編程確定輸入或輸出結(jié)構(gòu)；通過對互聯(lián)資源編程實現(xiàn) CLB 之間、CLB 與 I/O 單元之間、 I/O 單元之間的互聯(lián)關(guān)系，從而實現(xiàn)用戶所需要的邏輯功能。自 FPGA 問世以來，它已在許多領(lǐng)域獲得了廣泛的應(yīng)用。FPGA 是新一代面向用戶的可編程邏輯器件它的功能密度遠(yuǎn)遠(yuǎn)超過其他 PLD 器件，一塊 FPGA 可以替代（100200）片標(biāo)準(zhǔn)器件或者（2040）片 GAL 器件，其 I/O 引腳數(shù)多達(dá) 100 余條。同以往的 PAL、CAL 等比較，F(xiàn)PGA/CPLD 的規(guī)模更大，它可以替代幾十甚至幾千塊通用 IC 芯片。可編程邏輯器件的靈活性使得硬件系統(tǒng)設(shè)計師在實驗室里用一臺計算機(jī)、一套相應(yīng)的 EDA 軟件和可編程邏輯芯片就可以完成數(shù)字系統(tǒng)設(shè)計與生產(chǎn)，而其中應(yīng)用最廣泛的可編程邏輯器件當(dāng)屬 FPGA 和 CPLD。在本課程設(shè)計中，主要仿真將在 Max Plus II 平臺上進(jìn)行模擬仿真，對仿真波形進(jìn)行分析和判別。4．通過 Techv 接口，可以進(jìn)行系統(tǒng)功能擴(kuò)展，方便用戶進(jìn)行二次開發(fā)。2．CPU 板可以更換為不同廠家的 ARMARM9 的 CPU 板，并且 CPU 板可以單獨使用。在此實驗箱上可開設(shè)的實驗項目主要有以下幾類：基于 ARM 系統(tǒng)資源的實驗；基于 uCOSII 操作系統(tǒng)的 ARM 系統(tǒng)實驗；基于 uClinux 操作系統(tǒng)的 ARM 系統(tǒng)實驗；基于 linux 操作系統(tǒng)的 ARM 系統(tǒng)實驗。，用 IO 口線加隔離驅(qū)動電路直接控制；直流電機(jī)控制模塊：直流電機(jī)可以利用PWM 定時器輸出進(jìn)行隔離后驅(qū)動，中斷反饋閉環(huán)控制；信號源單元: 兩路頻率、幅值可調(diào)三角波、方波和正弦波。XSCALE PXA255/270（ARM10 內(nèi)核）：主處理器：INTEL 公司 XSCALEPXA255 內(nèi)核， 400M 主頻，32Bit RISC 處理器，具有 32K 指令緩沖，32K 數(shù)據(jù)緩沖，MMU 單元，2k 字節(jié) MiniCache，擴(kuò)展多媒體 DSP 指令；存儲器：SDRAM（64MB ）可以定制擴(kuò)展到 256MB；FLASH：32MB，Intel Strata 快速頁面讀取模式 Flash，可以定制擴(kuò)展到 128MB；NANDFLASH：可擴(kuò)展8MB～64MB；10/100M 以太網(wǎng)接口； USB 接口（ Host 或 peripheral）兩種模式；標(biāo)準(zhǔn)的 RS232 接口；實時時鐘（ RTC）單元；擴(kuò)展總線接口，連接所有信號線，可進(jìn)行應(yīng)用背板擴(kuò)展；準(zhǔn) 20 針 JTAG 調(diào)試接口；復(fù)位電路,電源、運(yùn)行狀態(tài)指示燈；直流 5V單電源供電，含電源轉(zhuǎn)換電路。該型號實驗箱的一些基本技術(shù)參數(shù)如下：S3C44B0X（ARM7 內(nèi)核）：主處理器：S3C44B0X（ARM7TDMI 內(nèi)核） ，16bit 數(shù)據(jù)總線，工作頻率最高 66MHz；外部存儲器擴(kuò)展：線性存儲器：2MB，芯片SST39VF160；動態(tài)存儲器： 16MB，芯片 HY57V641620；海量存儲器：16MB，芯片K9F2808；10M Hz 以太網(wǎng)接口，芯片 RTL8019AS，支持 plug and play 功能； USB 接口，符合 USB 規(guī)范口能夠配置為 Host 或 peripheral 兩種模式；標(biāo)準(zhǔn)的 RS232 接口；實時時鐘（RTC） 單元；擴(kuò)展總線接口，連接所有信號線，可進(jìn)行應(yīng)用背板擴(kuò)展；標(biāo)準(zhǔn) 20 針 JTAG 調(diào)試接口；復(fù)位電路，電源、運(yùn)行狀態(tài)指示燈；直流 5V 單電源供電,含電源轉(zhuǎn)換電路。除此之外，實驗系統(tǒng)提供豐富的樣例實驗，并且提供操作系統(tǒng)移植的源代碼，所有的實驗程序都有豐富詳盡的注釋說明，極大的方便了教學(xué)。CPU 板可選擇 ARM7 和 ARM9。系統(tǒng)采用實驗箱底板加活動 CPU 板的形式。實驗箱如圖 所示。新的體系采用了為其優(yōu)化的交錯環(huán)形 I/O 管腳，進(jìn)一步降低了成本，這樣公司的產(chǎn)品將具有更大的成本優(yōu)勢 MAX 系列和上一代 MAX 產(chǎn)品相比，成本降低了一半，功耗只有其十分之一，同時保持 MAX 系列原有的即用性、單芯片、非易失性和易用性，MAX 器件系列采用 TSM 成本優(yōu)化的， 以及六層金屬 Flash 工藝，而且新的系列容量翻了兩番，性能是上一代MAXCPLD 的兩倍多采用 MAX 器件，大批量消費類、通信、工業(yè)和計算設(shè)計的工程師能夠用 MAX 器件替代更昂貴和不夠靈活的小型 ASIC 和 ASSP。 Altera 公司日前發(fā)布了新款 MAX 器件系列，這是業(yè)界最低的CPLD，MAX 系列的核心是新的體系結(jié)構(gòu)，它大大地降低了成本和功耗 Altera 在近十五年 PLD 的領(lǐng)導(dǎo)地位和創(chuàng)新的基礎(chǔ)上，推出了業(yè)界成本最低的 CPLD。隨著每個門電路成本的降低和每個器件中門電路數(shù)量的增加，可編程邏輯器件正在大舉打入傳統(tǒng)的門陣列領(lǐng)域，并已有少量的打入了標(biāo)準(zhǔn)單元 ASIC的領(lǐng)域。而選用 CPLD/FPGA 則不存在這樣的限制，因為現(xiàn)在可達(dá)到的金屬層數(shù)目增強(qiáng)了產(chǎn)品的優(yōu)勢，CPLD/FPGA 芯片的規(guī)模越來越大，其單片邏輯門數(shù)已達(dá)到上百萬門，實現(xiàn)的功能也越來越強(qiáng)，同時可以實現(xiàn)系統(tǒng)集成。目前，ASIC 的容量越來越大，密度已達(dá)到平均每平方英寸 1 百萬個門電路?？删幊踢壿嬈骷窃?ASIC（專用型集成電路 application specific integrated circuit）設(shè)計的基礎(chǔ)上發(fā)展起來的，在 ASIC 設(shè)計方法中，通常采用全定制和半定制電路設(shè)計方法，設(shè)計完成后如果不能滿足要求，就得重新設(shè)計再進(jìn)行驗證這樣就使得設(shè)計開發(fā)周期變長，產(chǎn)品上市時間難以保證，大大增加了產(chǎn)品的開發(fā)費用?？删幊踢壿嬈骷沁壿嬈骷易逯邪l(fā)展最快的一類器件，可編程邏輯器件的出現(xiàn)使得其產(chǎn)品開發(fā)周期縮短、現(xiàn)場靈活性好、開發(fā)風(fēng)險變小，隨著工藝、技術(shù)及市場的不斷發(fā)展，PLD 產(chǎn)品的價格將越來越便宜、集成度越來越高、速度越來越快，再加上其設(shè)計開發(fā)采用符合國際標(biāo)準(zhǔn)的、功能強(qiáng)大的通用性 EDA 工具，可編程邏輯器件的應(yīng)用前景將愈來愈廣闊，CPLD/FPGA 以其不可替代的地位，將越來越受到業(yè)內(nèi)人士的關(guān)注。應(yīng)用 CPLD/FPGA 設(shè)計DSP 系統(tǒng)可以減少系統(tǒng)體積，提高系統(tǒng)的工作速度。隨著 DSP 系統(tǒng)復(fù)雜程度和功能要求的提高，用 DSP 解決方案愈現(xiàn)出其缺陷性：實時性不強(qiáng)、靈活性太差，不適合在實驗室或技術(shù)開發(fā)等場合使用等。所以現(xiàn)在無論是民用的轉(zhuǎn)彎動電話、程控交換機(jī)、集群電臺、廣播發(fā)射機(jī)和調(diào)制解調(diào)器，還是軍用的雷達(dá)設(shè)備、圖像處理設(shè)計、遙控遙測設(shè)備、加密通信機(jī)都已廣泛地使用大規(guī)模 桂忱 汽車尾燈控制電路的 PLD 實現(xiàn) 第 5 頁 共 29 頁 可編程邏輯器件。2．在通信領(lǐng)域中的應(yīng)用現(xiàn)代通信系統(tǒng)的發(fā)展方向是功能更強(qiáng)、體積更小、速度更快、功耗更低。1．在微機(jī)系統(tǒng)中的應(yīng)用CPLD/FPGA 可以取代現(xiàn)有的全部微機(jī)接口芯片，實現(xiàn)微機(jī)系統(tǒng)中的地址譯碼、總線控制、中斷及 DMA 控制、DRAM 管理和 I/O 接口電路等功能。 可編程邏輯器件的應(yīng)用隨著電子技術(shù)的高速發(fā)展，今天的 CPLD 和 FPGA 器件在集成度、功能和性能（速度及可靠性）方面已經(jīng)能夠滿足大多數(shù)場合的使用要求用 CPLD，F(xiàn)PGA 等大規(guī)?？删幊踢壿嬈骷〈鷤鹘y(tǒng)的標(biāo)準(zhǔn)集成電路、接口電路和專用集成電路已成為技術(shù)發(fā)展的必然趨勢。CPLD 即復(fù)雜可編程邏輯器件，目前主要的半導(dǎo)體公司如 Xilinx，Altera，Lattice和 AMD 等都有各自的 CPLD 產(chǎn)品。上述幾種可編程邏輯器件由于陣列規(guī)模較小，片內(nèi)寄存器資源不足，不夠靈活，編程不便，目前只有 GAL 在中小規(guī)模數(shù)字邏輯方面還在應(yīng)用。它采用了輸出邏輯宏單元（ OLMC）的形式和 E2CMOS 工藝，比 PAL 使用更加靈活，可取代大部分 SSI 和 MSI 數(shù)字集成電路。20 世紀(jì) 70 年代末期美國 MMI 公司率先推出可編程陣列邏輯（PAL），它由可編程的與陣列和固定的或陣列組成，采用熔絲編程方式，雙極工藝制造，器件的工作速度很高，PAL 的輸出結(jié)構(gòu)種類很多，設(shè)計靈活，成為第一個得到廣泛應(yīng)用的 PLD。其邏輯表達(dá)式為：F0=A0A1+A0A1F=A0A1圖 用 PROM 完成的半加器20 世紀(jì) 70 年代中期，出現(xiàn)了可編程邏輯陣列（PLA），它由可編程的與陣列和可編程的或陣列組成。它采用熔絲工藝編程，只能寫一次，不能擦除和重寫，圖 為用 PROM 完成的半加器邏輯陣