【正文】 ，當數(shù)據(jù)幀發(fā)送完畢，狀態(tài)機轉(zhuǎn)入該狀態(tài)，并發(fā)送16個bclk周期的邏輯1信號，即1位停止位。 X_SHIFT 狀態(tài)：當狀態(tài)機處于這一狀態(tài)時，實現(xiàn)待發(fā)數(shù)器的并串轉(zhuǎn)換。XCNT16是bclk的計數(shù)器。X_START 狀態(tài)：在這個狀態(tài)下，UART的發(fā)送器一個時間寬度的邏輯0信號至TXD,即起始位。在此對XMIT_CMD進行了脈沖寬度的限定，用XMIT_CMD_P代替XMIT_CMD信號，XMIT_CMD_P是一個短脈沖信號。在這個狀態(tài)中，UART的發(fā)送器一直在等待一個數(shù)據(jù)幀發(fā)送命令XMIT_CMD。 此狀態(tài)機一共有5個狀態(tài)：X_IDLE(空閑)、X_START(起始位)、X_WAIT（移位等待）、X_SHIFT(移位)和X_STOP(停止位)。在本設(shè)計中沒有校驗位，但只要改變Generic參數(shù)Frameelen，也可以加入校驗位，停止位是固定的1位格式[6]。R_STOP狀態(tài)：，或是2位，狀態(tài)機在R_STOP不具體檢測RXD，只是輸出幀接收完畢信號（REC_DONE’1’），停止位后狀態(tài)機轉(zhuǎn)回到R_START狀態(tài)，等待下一個幀的起始位。在本設(shè)計中默認為8，即對應(yīng)的UART工作在8位數(shù)據(jù)位、無校驗位格式。圖13 UART接收器的接收狀態(tài)機注：狀態(tài)機一共有5個狀態(tài)：R_START（等待起始位）、R_CENTER（求中點）、R_WAIT（等待采樣）、R_SAMPLE（采樣）和R_STOP（停止位接收）。另外，可能在R_START狀態(tài)檢測到的起始位不是真正的起始位，可能是一個偶然出現(xiàn)的干擾尖脈沖（負脈沖）。 R_CENTER狀態(tài)：對于異步串行信號，為了使每一次都檢測到正確的位信號，而是在較后的數(shù)據(jù)位檢測時累計誤差較小，顯然在每位的中點檢測是最為理想的。在此狀態(tài)，狀態(tài)機一直在等待RXD的電平跳轉(zhuǎn)，從邏輯1變?yōu)檫壿?，即起始位，這意味著新的一幀UART數(shù)據(jù)幀的開始，一旦起始位被確定，狀態(tài)機將轉(zhuǎn)入R_CENTER狀態(tài)。如果起始位的確是16個bclk周期長，那么接下來的數(shù)據(jù)將在每個位的中點處被采樣。然而，為了避免毛刺影響，能夠得到正確的起始位信號，必須要求接收到的起始位在波特率時鐘采樣的過程中至少有一半都是屬于邏輯0才可認定接收到的是起始位。題目要求波特率為9600bit/s，由于FPGA的EP1C12核心板提供了高精度、高穩(wěn)定性的40MHz時鐘源?？梢愿鶕?jù)給定的系統(tǒng)時鐘（晶振時鐘）和要求的波特率算出波特率分頻因子，算出的波特率分頻器的分頻數(shù)。下圖為FPGA的頂層原理圖。 （4）傳輸距離有限，最大傳輸距離標準值為50英尺（實際≤15米）。 　?。?）傳輸速率較低，在異步傳輸時，波特率≤20Kbps。 　　RI 振鈴信號（Ringing），當DCE收到對方的DCE設(shè)備送來的振鈴呼叫信號時，使該信號有效，通知DTE已被呼叫。 　　CTS DCE允許DTE發(fā)送（Clear To Send），該信號是對RTS信號的回答。 　　DTR 數(shù)據(jù)終端準備好，Data Terminal Ready。 　　1個信號地線：SG。這種順序的規(guī)定對半雙工的通信線路特別有用，因為半雙工的通信才能確定DCE已由接收方向改為發(fā)送方向，這時線路才能開始發(fā)送。例如，只有當DSR和DTR都處于有效（ON）狀態(tài)時，才能在DTE和DCE之間進行傳送操作。 　　（3）地線 ： 　　　GND、——保護地和信號地，無方向。 　　（2）數(shù)據(jù)發(fā)送與接收線： 　　發(fā)送數(shù)據(jù)(Transmitted dataTxD)——通過TxD終端將串行數(shù)據(jù)發(fā)送到MODEM，(DTE→DCE)。此線也叫做數(shù)據(jù)載波檢出(Data Carrier dectectionDCD）線。 　　接收線信號檢出(Received Line detectionRLSD)——用來表示DCE已接通通信鏈路，告知DTE準備接收數(shù)據(jù)。 　　這對RTS/CTS請求應(yīng)答聯(lián)絡(luò)信號是用于半雙工MODEM系統(tǒng)中發(fā)送方式和接收方式之間的切換。 　　允許發(fā)送（Clear to sendCTS）——用來表示DCE準備好接收DTE發(fā)來的數(shù)據(jù)，是對請求發(fā)送信號RTS的響應(yīng)信號。 　　請求發(fā)送(Request to sendRTS)——用來表示DTE請求DCE發(fā)送數(shù)據(jù)，即當終端要發(fā)送數(shù)據(jù)時，使該信號有效（ON狀態(tài)），向MODEM請求發(fā)送。 　　這兩個信號有時連到電源上，一上電就立即有效。常用的只有10根，它們是：（1）聯(lián)絡(luò)控制信號線： 　　數(shù)據(jù)發(fā)送準備好（Data set readyDSR)——有效時（ON）狀態(tài)，表明MODEM處于可以使用的狀態(tài)。隨著設(shè)備的不斷改進，出現(xiàn)了代替DB25的DB9接口，現(xiàn)在都把RS232接口叫做DB9。它的全名是“數(shù)據(jù)終端設(shè)備（DTE）和數(shù)據(jù)通訊設(shè)備（DCE）之間串行二進制數(shù)據(jù)交換接口技術(shù)標準”。主要特點符合所有的RS232C技術(shù)標準 　　只需要單一 +5V電源供電 　　片載電荷泵具有升壓、電壓極性反轉(zhuǎn)能力，能夠產(chǎn)生+10V和10V電壓V+、V 　　功耗低，典型供電電流5mA 　　內(nèi)部集成2個RS232C驅(qū)動器 　　內(nèi)部集成兩個RS232C接收器 　　高集成度，片外最低只需4個電容即可工作。 　　第三部分是供電。 　　8腳（R2IN）、9腳（R2OUT）、10腳（T2IN）、7腳（T2OUT）為第二數(shù)據(jù)通道。由11114腳構(gòu)成兩個數(shù)據(jù)通道。功能是產(chǎn)生+12v和12v兩個電源，提供給RS232串口電平的需要。 圖7 MAX232芯片引腳介紹 第一部分是電荷泵電路。有源晶振的輸出端與FPGA的IO接口對應(yīng)關(guān)系如表2所示。晶振核心板上提供了高精度、高穩(wěn)定性50MHz的有源晶振，晶振所輸出的脈沖信號直接與FPGA的時鐘輸入引腳相連。開發(fā)板上提供如圖26所示的10針插座，其每個插針的信號定義見表1。 圖5 FPGA系統(tǒng)平臺功能框圖JTAG調(diào)試接口 在FPGA開發(fā)過程中，JTAG是一個比不可少的接口，因為開發(fā)人員需要下載配置數(shù)據(jù)到FPGA。1 一個SD卡接口模塊。1 8位動態(tài)七段碼管LED顯示。1 IIC接口的EEPROM存儲器模塊。 2個PS2鍵盤/鼠標接口。 基于SPI或IIC接口的音頻CODEC模塊。 1個標準串行接口。 RTC，提供系統(tǒng)實時時鐘?？筛鼡QEP2C20F484C8等其它核心板。上述的這些資源模塊既可以滿足初學者入門的要求，也可以滿足開發(fā)人員進行二次開發(fā)的要求。同時，系統(tǒng)還可以根據(jù)用戶不同的設(shè)計需求來更換其它不同系列的核心板，如： EP1CEP2CEP3C25等。 EP1C12核心板具有JTAG調(diào)試接口、50MHz高精度時鐘源等可用資源，因此對于設(shè)計和仿真都提供了較好的條件。同時，系統(tǒng)還可以根據(jù)用戶不同的設(shè)計需求來更換其它不同系列的核心板，如： EP1CEP2CEP3C25等。而MAX232芯片是美信公司專門為電腦的RS232標準串口設(shè)計的單電源電平轉(zhuǎn)換芯片，所以電平轉(zhuǎn)換部分就是用MAX232實現(xiàn)的。（4）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計?！?（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。． 圖2 UART數(shù)據(jù)帖格式 UART工作原理UART 接收器在工作時,信號檢測器一直監(jiān)視RxD 線上的電平,當RxD 線上出現(xiàn)低電平時, 通知串行接收控制器有數(shù)據(jù)需要接收,此時接收控制器啟動移位寄存器、波特率發(fā)生器和數(shù)據(jù)位計數(shù)器. 在波特率時鐘的驅(qū)動下移位寄存器將RxD 線上的電平值依次移入內(nèi)部寄存器,當計數(shù)器的計數(shù)值達到10 時表示一幀數(shù)據(jù)接收完成,這時接收控制器產(chǎn)生數(shù)據(jù)接收完成中斷,并從接收的數(shù)據(jù)幀中提取出數(shù)據(jù)并鎖存,供后續(xù)模塊使用.U ART 發(fā)送器在工作時,發(fā)送信號檢測器一直監(jiān)視發(fā)送請求信號是否有效, 若檢測發(fā)送請求信號有效,則發(fā)送信號檢測器停止接收發(fā)送請求. 發(fā)送請求信號傳到串行發(fā)送控制器后, 控制器啟動發(fā)送移位寄存器、波特率發(fā)生器和數(shù)據(jù)位計數(shù)器, 在波特率時鐘的驅(qū)動下, 發(fā)送移位寄存器先發(fā)送一位起始位( 邏輯0) , 然后將待發(fā)送的并行數(shù)據(jù)從最低位開始逐位發(fā)出,數(shù)據(jù)發(fā)送完后, 再發(fā)送一位停止位( 邏輯1)。 字符的同步由起始位和停止位來實現(xiàn)?？梢蕴幚碛嬎銠C與外部串行設(shè)備的同步管理問題。在輸出數(shù)據(jù)流中加入啟停標記，并從接收數(shù)據(jù)流中刪除啟停標記。將計算機外部來的串行數(shù)據(jù)轉(zhuǎn)換為字節(jié)，供計算機內(nèi)部使用并行數(shù)據(jù)的器件使用。有一點要注意的是，它提供了RS232C數(shù)據(jù)終端設(shè)備接口，這樣計算機就可以和調(diào)制解調(diào)器或其它使用RS232C接口的串行設(shè)備通信了。因為計算機內(nèi)部采用并行數(shù)據(jù)，不能直接把數(shù)據(jù)發(fā)到Modem，必須經(jīng)過UART整理才能進行異步傳輸，其過程為：CPU先把準備寫入串行設(shè)備的數(shù)據(jù)放到UART的寄存器（臨時內(nèi)存塊）中，再通過FIFO（First Input First Output，先入先出隊列）傳送到串行設(shè)備，若是沒有FIFO，信息將變得雜亂無章，不可能傳送到Modem。（2）設(shè)計波特率為9600bit/s（3）收發(fā)數(shù)據(jù)幀格式定義為：1位起始位，8位數(shù)據(jù)位和1位停止位。本文設(shè)計一利用FPGA實現(xiàn)的通用異步收發(fā)器UART，能實現(xiàn)與PC機之間的串口通信。或者設(shè)計上用到了FPGA/CPLD器件，那么我們就可以將所需要的UART功能集成到FPGA內(nèi)部。串行外設(shè)用到的RS232C異步串行接口，一般采用專用的集成電路即UART實現(xiàn)。FPGA的設(shè)計難點：1）不同時鐘域轉(zhuǎn)換2）高速電路設(shè)計，信號完整性3）降低功耗UART（即Universal Asynchronous Receiver Transmitter 通用異步收發(fā)器）是一種應(yīng)用廣泛的短距離串行傳輸接口。因此，F(xiàn)PGA的使用非常靈活。當需要修改FPGA功能時，只需換一片EPROM即可。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。目前FPGA的品種很多，有XILINX的XC系列，TI公司的TPC系列、ALTERA公司的FIEX系等。5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 FPGA的基本特點主要有：1）采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有