【正文】 ） CNT:=000 。EVENT AND CLK0=39。 VARIABLE FULL :STD_LOGIC。 END PULSE。 ENTITY PULSE IS PORT(CLK0:IN STD_LOGIC。 USE 。 附錄 3： 模塊 PULSE // 程序名稱： PULSE // 程序功能： 該模塊實現(xiàn)將時鐘信號 5 分頻功能。 END PROCESS。 END IF。 //CQI80 時， state 賦 11態(tài) END IF。 //CQI=30 時， state 賦 01態(tài) ELSIF CQI30 AND CQI=80 THEN STATE:=10。 THEN //ENABLE 高電平， CQI計數(shù)加 1 CQI:=CQI+1。 //STO 高電平時， state 賦 00態(tài) ELSIF ENABLE =39。 THEN STATE:=00。 THEN //CLK 上升沿觸發(fā) IF STO=39。EVENT AND CLK=39。)。 THEN CQI:=(OTHERS=39。 BEGIN IF CLR=39。 ARCHITECTURE ONE OF SOUT IS BEGIN PROCESS(CLK,ENABLE ,STO,CLR) VARIABLE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0)。 ST:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 STO :IN STD_LOGIC。 ENTITY SOUT IS PORT(CLK:IN STD_LOGIC。 USE 。 附錄 2： 模塊 SOUT 清單 // 程序名稱： SOUT 16 // 程序功能： 該模塊實現(xiàn)車行狀態(tài)輸出功能，其中 clk 為時鐘信號， enable 為啟動使能信號， sto暫停信號， clr 為清零信號， st 為狀態(tài)信號。 END PROCESS。 //JS 低電平，則為慢速檔 ELSE CLK_OUT=CK1。039。 END MS。 //快速檔的時鐘信號 JS:IN STD_LOGIC。 ENTITY MS IS PORT(CK0:IN STD_LOGIC。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。在設計過程中，我通過查閱大量有關資料，與同學交流經(jīng)驗和自學 ，并向老師請教等方式，使自己學到了不少知識，也經(jīng)歷了不少艱辛，收獲 頗豐 。在這次課程設計中也使我們的同學關系更進一步了，同學之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對我們更好的理解知識，所以在這里非常感謝幫助我的同學。在沒有做課程設計以前覺得課程設計只是對這 半 年來所學知識的單純總結(jié)，但是通過這次做課程設計發(fā)現(xiàn)自己的看法有點太片面。對一些器件的使用方法了解更深刻了，如一些器件 的使能端的作用等。 12 5 結(jié)束語 課程設計是我們專業(yè)課程知識綜合應用的實踐訓練，著是我們邁向社會，從事職業(yè)工作前一個必不少的過程． ”千里之行始于足下 ”，通過這次課程設計，我深深體會到這句千古名言的真正含義．我今天認真的進行課程設計，學會腳踏實 地邁開這一步，就是為明天能穩(wěn)健地在社會大潮中奔跑打下堅實的基礎 。各模塊完成后，在將它們組合成完整的出租車系統(tǒng)，在設計過程中還需要改進的是控制系統(tǒng)的糾錯功能。車暫時停止不計費，車費保持不變。若停止則車費清零，等待下一次計費的開始。“ 10” 正常計費，每公里 1元，“ 11”超過 20元后，每公里 元； Q1,Q2,Q3 的信號分別賦值給 C1,C2,C3 圖 5模塊 SCAN_LED 的結(jié)果驗證 (如圖 ) BT位選， SG譯碼對應數(shù)字 0～ 9 11 圖 6模塊 TAXI 的結(jié)果驗證 (如圖 ) 圖 結(jié)果分析 出租車計費器系統(tǒng)的設計已全部完成，能按預期的效果進行模擬汽車啟動、停止、暫停等功能，并設計動態(tài)掃 描電路顯示車費數(shù)目，由動態(tài)掃描電路來完成。 程序輸入完成后進行編譯， 編譯完成后，可以對所進行的設計進行仿真，本課程設計的 9 仿真平臺是 MAX+plusⅡ ,通過對 VHDL 源程序進行編譯檢錯，然后創(chuàng)建波形文件（后綴名為 .scf），加入輸入輸出變量，選擇適用的芯片以及設定仿真結(jié)束時間，設置好輸入初值進行仿真，得到仿真波形圖： MS 的結(jié)果驗證 (如圖 ) 圖 當 JS 為高電平， CLK_OUT 按照 CLK1 輸出；低電平時，按照 CLK0 輸出 2模塊 SOUT 的結(jié)果驗證 (如 圖 ) enable 高電平時，每一個時鐘上升沿時， CQI計數(shù)加 1，若 CQI=30 時， state 賦 01，30CQI=80 時， state 賦 10 態(tài)， ? ..； enable 低電平時， CQI 計數(shù)暫停，保持不變 圖 3模塊 PULSE 的結(jié)果驗證 (如圖 ) 10 每個 CLK0 上升沿時， CNT 計數(shù)加 1，加到 4時在下一個時鐘上升沿賦值 0； t 不為 0時 fout 賦值高電平，否則低電平 圖 4模塊 COUNTER 的結(jié)果驗證 (如圖 ) SI為出租車狀態(tài)信號：“ 00”表示計費值 停止， Q1~Q3 不變 。 BT為選位信號， SG 譯碼信號 仿真： 系統(tǒng)仿真是在實際系統(tǒng)上進行實驗研究比較困難時適用的必不可少的工具，它是指通過系統(tǒng)模型實驗去研究一個已經(jīng)存在或正在設計的系統(tǒng)的過程，通俗地講，就是 進行模型實驗。 clr1 為清零信號， si 為狀態(tài)信號， c1,c2,c3 分別為費用的三為顯示。 （ 3）模塊 PULSE 的實現(xiàn) （如圖 所示） 圖 模塊 PULSE 圖 8 該模塊實現(xiàn)將時鐘信號 5分頻功能。 車速選擇 起 /停開關 基本速率 Reset 掃描時鐘 顯示輸出 顯示輸出 車速 控制模塊 計費動態(tài)顯示 里程 動態(tài)顯示 6 4 設計步驟 VHDL 設計流程圖 （如圖 ） ： 圖 VHDL 設計流程圖 圖 系統(tǒng)的總體模塊圖 VHDL 文本編輯 VHDL 文本編輯 FPGA/CPLD 適配器 FPGA/CPLD 編輯下載器 VHDL 仿真器 FPGA/CPLD器件和電路系統(tǒng) 時序與功能仿真器