【正文】
電子工程學(xué)院 15 寄存器數(shù)量 ? 一個(gè)信號(hào)的賦值是以另一個(gè)信號(hào)的跳變?yōu)闂l件時(shí)(即發(fā)生同步賦值時(shí)),編譯后產(chǎn)生寄存器。 qbar=not q。 end if。139。 architecture ok of dff is begin process(clk) begin if(clk39。 qbar: out std_logic)。 entity dff is port( d,clk:in std_logic。 物理與電子工程學(xué)院 12 qbar延遲了一個(gè)周期 物理與電子工程學(xué)院 13 改進(jìn)的設(shè)計(jì) library IEEE。 end process。 進(jìn)程結(jié)束后才生效 qbar=not q。139。 architecture not_ok of dff is begin process(clk) begin if(clk39。 qbar: out std_logic)。 entity dff is port( d,clk:in std_logic。 物理與電子工程學(xué)院 10 Cnt1: sig Cnt2: var 2,2 2,3 4,4 物理與電子工程學(xué)院 11 觸發(fā)器設(shè)計(jì) library IEEE。 end process。 end if。 count2 := 0。 end if。 if(count1 = ???) then out1 = not out1。)then count1 = count1+1。event and clk=39。039。039。 count2:=0。139。 begin process(clk,clr) variable count2: integer range 0 to 7。 end freq_divider。 entity freq_divider is port(clk,clr: in std_logic。 物理與電子工程學(xué)院 8 分頻器設(shè)計(jì) library IEEE。 end process。 end l