【正文】 ena_one=39。 process(reset,clk,ena_s) begin if reset=39。 end process。 end if。 ena_s=39。139。) then if clk_scan_ff=scan_val1 then clk_scan_ff=00。event and clk=39。039。 then clk_scan_ff=00。 begin process(reset,clk) begin if reset=39。 signal ena_one:std_logic。 signal clk_2hz_ff:std_logic_vector(two_hz_bit1 downto 0)。 constant two_hz_val:positive:=125。 constant scan_val:positive:=4。 end。 ena_1hz:out std_logic。 clk:in std_logic。 use 。 use 。在今后的電子產(chǎn)品研究開發(fā)過程中， EDA 技術(shù)將會具有更好的開發(fā)手段和更高的性價比，并且將擁有更為廣闊的市場應(yīng)用前景。 數(shù)字化時代的到來給人們的生活水平帶來了極大的改變，我們有理由相信，隨著數(shù)字化的深入，交通燈控制器的功能將日趨完善。通過此次設(shè)計，我對于 VHDL 硬件描述語言有了更深入地了解，也在原來所學(xué)的理論基礎(chǔ)上得到了進一步地應(yīng)用。實現(xiàn)了三種顏色交通信號燈的交替點亮，以及時間的倒計時顯示，指揮行人和車輛安全通行。圖311 顯示的也是狀態(tài)三時東西方向紅燈亮、南北方向綠燈亮，這與之前紅綠燈信號控制電路仿真出來的波形結(jié)果是相同的。（程序見附錄） 圖 311 是交通燈控制系統(tǒng)通過 Quartus II 軟件仿真得到的波形圖。 本文采用 VHDL 輸入法來設(shè)計。 2020 屆本科生畢業(yè)論文（設(shè)計） 13 圖 310 是系統(tǒng)的頂層電路圖。紅綠燈信號控制電路的作用就是產(chǎn)生的一系列的控制信號去完成之前幾個模塊設(shè)定好的功能。 圖 39 是紅綠燈信號控制電路通過 Quartus II 軟件仿真得到的仿真波形圖。 圖 38 紅綠燈信號控制電路模塊圖 2020 屆本科生畢業(yè)論文（設(shè)計） 12 系統(tǒng)輸入信號： clk：由外部信號發(fā)生器提供 1kHZ 的時鐘信號； reset：系統(tǒng)內(nèi)部自復(fù)位信號； ena_scan：接收由時鐘發(fā)生電路提供的 250Hz的時鐘脈沖信號； ena_1hz：接收由時鐘發(fā)生電路提供的 1Hz的脈沖信號； flash_1hz：接收由時鐘發(fā)生電 路提供的 1Hz的脈沖時鐘信號； a_m：手動、自動切換按鈕（ 1：自動、 0：手動）； st_butt： 紅綠燈狀態(tài)切換按鈕（在手動操作下，每按一次按鈕就變換一個狀態(tài)）； next_state：接收由倒計時控制電路提供的下一個狀態(tài)的觸發(fā)信號。因此，紅綠燈信號控制電路除了負責(zé)監(jiān) 控路口紅綠燈之外，最主要的功能就是能夠利用開關(guān)來切換手動與自動的模式，讓交通警察能夠通過外部輸入的方式來控制紅綠燈交通信號系統(tǒng)的運做。 紅綠燈信號控制電路 在紅綠燈交通信號系統(tǒng)中，大多數(shù)的情況是通過自動控制的方式指揮交通。在程序編寫過程中運用到了conv_integer()語句，它可以將 t_ff 所賦的值轉(zhuǎn)換成整數(shù)。 圖 37是倒計時控制電路通過 Quartus II 軟件仿真得到的仿真波形圖。 圖 36 倒計時控制電路模塊圖 系統(tǒng)輸入信號： clk：由外部信號發(fā)生器提供 1kHz的時鐘信號； reset：系統(tǒng)內(nèi)部自復(fù)位信號； ena_1hz：接收由時鐘發(fā)生電路提供的 1Hz的脈沖信號； recount：重新計數(shù)的使能控制信號； load：負責(zé)接 收計數(shù)器所需要的計數(shù)數(shù)值。所以，倒計時控制電路最主要的功能就是負責(zé)接收 hld2 電路輸出的值，然后將其轉(zhuǎn)換成 BCD 碼，并利用發(fā)光二極管顯示出來，讓車輛行人能夠清楚地知道再過多久信號燈就會發(fā)生變化?？紤]到有些路口的交通擁堵現(xiàn)象較為嚴重，車輛會在道路上排成很長的一隊，這樣排在較遠距離的司機就很難看清楚倒計時顯示器上變化的數(shù)字，有可能會影響到車輛之間的正常行駛。例如：南北方向綠燈，車輛處于正常行駛中，東西方向紅燈，車輛處于等待中，若南北方向行駛的車輛看到倒計時顯示器上可以通行的時間很短，可能就會放慢速度等待下一次通行，這樣在東西方向綠燈時，車輛就能夠正常行駛，不會為等待南北方向強行的車輛而耽誤更多的時間。 當外部信號發(fā)生器提供了 1kHZ 的時鐘信號，并且重新計數(shù)信號 (recount)為“ 1”時 ,load 信號就會按照預(yù)先設(shè)置的數(shù)值逐 1 遞減 ,直至減到零為止 ,當下一個重新計數(shù)信號(recount)再次為“ 1”時，會重復(fù)此過程。 圖 35是計數(shù)秒數(shù)選擇電路通過 Quartus II 軟件仿真得到的仿真波形圖。 圖 34 計數(shù)秒數(shù)選擇電路模塊圖 系統(tǒng)輸入信號： clk：由外部信號發(fā)生器提供 1kHz的時鐘信號； reset：系統(tǒng)內(nèi)部自復(fù)位信號； ena_scan： 接收由時鐘發(fā)生電路提供的 250Hz的時鐘脈沖信號； recount：接收由交通燈信號控制電路產(chǎn)生的重新計數(shù)的使能控制信號； sign_state：接收由交通燈信號控制電路產(chǎn)生的狀態(tài)信號。因此 ,計數(shù)秒數(shù)選擇電路最主要的功能就是負責(zé)輸出顯示器需要的數(shù)值（即倒數(shù)的秒數(shù)值），作為倒計時顯示器電路的計數(shù)秒數(shù)。如果想增減 信號的位數(shù)，只需要改動常數(shù)的賦值就可以了。第一句就是將 scan_bit設(shè)為常數(shù)‘ 2’，這個數(shù)值是可以根據(jù)設(shè)計的需要任意設(shè)定的。例如程序中用到的： constant scan_bit:positive:=2。常數(shù)的定義和設(shè)置主要是為了使程序更容易閱讀和 修改，只要改變了常量的2020 屆本科生畢業(yè)論文（設(shè)計） 9 數(shù)值，使用到該常數(shù)的地方都會隨著更新而使用新的常數(shù)值。 圖 33 時鐘發(fā)生電路時序圖 從圖 33可以看出，當加入 1kHZ 的時鐘信號后， ena_1hz 產(chǎn)生了周期為一秒的脈沖信號， flash_1hz 產(chǎn)生了周期為一秒的脈沖時鐘信號。 系統(tǒng)輸出信號： ena_scan：將外部的時鐘信號進行分頻處理； ena_1hz：產(chǎn)生每秒一個的脈沖信號； flash_1hz：產(chǎn)生每秒一個脈沖的時鐘信號。程序如下（見附錄） 圖 32 是時鐘脈沖發(fā)生電路的元件模塊圖。因此，為了避免意外事件的發(fā)生，電路必須給出一個穩(wěn)定的時鐘（ clock）才能讓系統(tǒng)正常的工作。其中包括： (1) 時鐘發(fā)生電路； (2) 計數(shù)秒數(shù)選擇電路； (3) 倒計時控制電路； (4) 紅綠燈信號控制電路。（ 2）參數(shù)化的概念：針對不同時段的交通流量，可以調(diào)整紅綠燈電路（增加或者減少電路的計數(shù)時間），以增加程序的靈活性。軟件方面包括：（ 1）電路合成模 塊的概念：將交通燈信號系統(tǒng)劃分成若干個小電路，編寫每一個模塊的 VHDL 程序代碼，并將各個小電路相連接。能實現(xiàn)總體清理功能，計數(shù)器由初始狀態(tài)開始計數(shù)，對應(yīng)狀態(tài)的指示燈亮。每次由綠燈變?yōu)榧t燈的過程中，亮光的黃燈作為過渡，黃燈的時間為5s。主干道綠燈亮?xí)r，支干道紅燈亮，反之亦然，兩者交替允許通行。而且由于這些結(jié)構(gòu)通常都由大量的觸發(fā)器組成，不僅使電路更復(fù)雜，工作速度降低，而且由于時序配合的原因可能導(dǎo)致不好的結(jié) 果。 描述方法的合理選用 用 VHDL 進行設(shè)計，其最終綜合出的電路的復(fù)雜程度除取決于設(shè)計要求實現(xiàn)的功能的難度外，還受設(shè)計工程師對電路的描述方法的影響。 即使最后綜合出的電路都能實現(xiàn)相同的邏輯功能，其電路的 復(fù)雜程度和時延特性都會有很大的差別，甚至某些額外的電路還使得系統(tǒng)運行效率達不到要求。要建立 VHDL 源代碼，設(shè)計者必須了解 VHDL 與綜合結(jié)果的關(guān)系。 （ 6） 用 VHDL 語言編寫的源程序便于文檔管理，用源代碼描述來進行復(fù)雜控制邏輯的設(shè)計，既靈活方便，又便于設(shè)計結(jié)果的交流、保存和重用 [13]。 （ 4） 對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動地把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性，隨時可對設(shè)計進行仿真模擬。強大的行為描述能力避開了具體的器件結(jié)構(gòu)， 是在邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 （ 5） VHDL 是一個標準語言，它的設(shè)計描述可以被不同的 EDA 工具所支持，可移植性強，易于共享和復(fù)用 [11]。 （ 3） VHDL 語言的數(shù)據(jù)類型豐富語法嚴格清晰 ,串行和并行通用 ,物理過程清楚。 VHDL 具有多層次描述系統(tǒng)硬件功能的能力。 VHDL 具有功能強大的語言結(jié)構(gòu) ,可以用簡潔明確的代碼描述來進行復(fù)雜控制邏輯的設(shè)計，而且覆蓋面廣 ,方法靈活。 硬件描述語言的主要優(yōu)點： VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為 3 種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各 種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用 VHDL 來完成。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的 計算機高級語言 。當然在一些實力較為雄厚的單位，它也被用來設(shè)計 ASIC。 VHDL 翻譯成中文就是 超高速集成電路 硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計中。它在 80 年代的后期出現(xiàn)。強大的現(xiàn)代國防必須建立在自主開發(fā)的基礎(chǔ)上，因此，廣大電子工程技術(shù)人員應(yīng)該盡早掌握這一先進技術(shù)，這不僅是提高設(shè)計效率和我國電子工業(yè)在世界市場上生存、竟爭與發(fā)展的需要，更是建立強大現(xiàn)代國防的需要 [6]。 2020 屆本科生畢業(yè)論文（設(shè)計） 5 傳統(tǒng)機電設(shè)備的電器控制系統(tǒng)，如果利用 EDA 技術(shù)進行重新設(shè)計或進行技術(shù)改造，不但設(shè)計周期短、設(shè)計成本低，而且將提高產(chǎn)品或設(shè)備的性能，縮小產(chǎn)品體積，提高產(chǎn)品的技術(shù)含量，提高產(chǎn)品的附加值。系統(tǒng)可現(xiàn)場編程，在線升級 。 由于可編程邏輯器件性能價格比的不斷提高，開發(fā)軟件功能的不斷完善，而且由于用EDA 技術(shù)設(shè)計電子系統(tǒng)具有用軟件的方式設(shè)計硬 件 。 與世界各知名高校相比，我國高等院校在 EDA 及微電子方面的教學(xué)和科研工作有著明顯的差距，我們的學(xué)生現(xiàn)在做的課程實驗普遍陳舊，動手能力較差。用 HDL 進行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。 HDL 是用于設(shè)計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能 、電路結(jié)構(gòu)和連接方式。 PLD 的這些優(yōu)點使得 PLD 技術(shù)在 20 世紀 90 年代以后得到飛速的發(fā)展，同時也大大推動了 EDA 軟件和硬件描述語言 (HDL)的進步 [9]。在 PCB 完成以后，還可以利用 PLD 的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。 FPGA 和 CPLD 分別是現(xiàn)場可編程門陣列和復(fù)雜可編程邏輯器件的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以我們有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/FPGA. PLD 是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)， PLD 能完成任何數(shù)字器件的功能 [3]。其中，大規(guī)?？删幊踢壿嬈骷抢?EDA 技術(shù)進行電子系統(tǒng)設(shè)計的載體，硬件描述語言是利用 EDA 技術(shù)進行電子系統(tǒng)設(shè)計的主要表達手段，軟件開發(fā)工具是利用 EDA 技術(shù)進行電子系統(tǒng)設(shè)計的智能化的自動設(shè)計工具，實驗開發(fā)系統(tǒng)則是利用 EDA技術(shù)進行電子系統(tǒng)設(shè)計的下載工 具及硬件驗證工具 [8]。 (3)軟件開發(fā)工具 。 EDA 技術(shù)涉及面很廣，內(nèi)容豐富，從教學(xué)和實用的角度看，主要應(yīng)掌握如下四個方面的內(nèi)容 : (1)大規(guī)?？删幊踢壿嬈骷?。 (2)用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的 ； (3)采用自頂向下 (topdown)的設(shè)計方法 。盡管目標系統(tǒng)是硬件，但整個設(shè)計和修改過程如同完成軟件設(shè)計一樣方便和高效?，F(xiàn)代 EDA 技術(shù)就是以讓算機為工具，在 EDA 軟件平臺上，根據(jù)硬件描述語言 HDL 完成的設(shè)計文件，能自動地完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯 綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。不言而喻， EDA 技術(shù)將迅速成為電子設(shè)計領(lǐng)域中的極其重要的組成部分。電子類的高新技術(shù)項目的開發(fā)也逾益依賴于 EDA 技術(shù)的應(yīng)用。在 仿真和設(shè)計兩方面支持標準硬件描述語言的功能越來越強大，軟硬件技術(shù)也進一步得到了融合，在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計應(yīng)用領(lǐng)域得到了進一步的肯定，使得復(fù)雜電子系統(tǒng)的設(shè)計和驗證趨于簡單化。 EDA 技術(shù)使得設(shè)