【正文】 。 end ponent。 21 architecture one of jiaotongdeng is ponent fenpin port(clk:in std_logic。 data:out std_logic_vector(5 downto 0))。 entity jiaotongdeng is port(clk:in std_logic。 （ 3） 交通燈 控制器 頂層文件 VHDL 程序 描述 library ieee。139。139。 end process。 when s5= data=110011。 when s3= data=101101。 process(state) 狀態(tài)輸出進(jìn)程，控制交通燈電平 begin case state is when s1= data=011110。 end if。 when others=state=s1。 then state =s4。 when s5=if din=39。 else state=s3。039。 20 end if。 then state=s4。 when s3=if din=39。 else state=s1。039。 end if。039。039。 begin process(clk) 狀態(tài)轉(zhuǎn)移進(jìn)程 begin if clk39。 architecture one of moore is type state_type is (s1,s2,s3,s4,s5)。 data:out std_logic_vector(5 downto 0))。 entity moore is port(clk,din:in std_logic。 use 。 end beha。 q1=temp2。 19 end if。 else temp3=temp3+1。 process(temp2) begin if temp2’event and temp2=’0’ then if temp3=”011”then temp4=not temp4。 end if。 else temp1=temp1+1。 begin process(clk) begin if(clk’event and clk=’0’)then if temp1=”100”then temp2=not temp2。 architecture beha of fenpin is signal temp1,temp3:std_logic_vector(2 downto 0)。 q1,q2:out std_logic)。 use 。 18 附錄： 交通 燈 控制器各模塊 VHDL程序 描述 和頂層文件 VHDL程序 描述 （ 1） 分頻器 VHDL 程序描述 library ieee。 四年的大學(xué)生活 ，彈指一揮間， 大學(xué)四年是我們成長(zhǎng)的四年 ，也是 我們 追夢(mèng)的四年， 現(xiàn)在 我們即將畢業(yè) 。 特別是在對(duì)交通燈控制器各個(gè)模塊的編譯仿真方面，幫我分析了方向，并且詳細(xì)解答了我 在 時(shí)序仿真中存在的疑惑，讓我更快的理解了系統(tǒng)設(shè)計(jì)的關(guān)鍵部分，對(duì)系統(tǒng)設(shè)計(jì)的效率提高有很大的幫助。 [6] 潘松 ,黃繼業(yè) .EDA 技術(shù)實(shí)用教程 [M].北京 :科學(xué)出版社 ,2021,1011. [7] 黃正謹(jǐn) .CPLD 系統(tǒng)設(shè)計(jì)技術(shù)入門(mén)與應(yīng)用 [J]. 北京 :北京科技大學(xué)學(xué)報(bào) ,2021(16),1323. [8] 張水利 ,魯冠華 ,劉星 ,常用 EDA 軟件簡(jiǎn)介 [J]. 山東水利職業(yè)學(xué)院院刊 ,2021(01),2829. [9] Paul Salama , Maher E. Rizkalla , Michael Eckbauer. VHDL Implementation of the Fast Wavelet Transform[J]. The Journal of VLSI Signal Processing Systems for Signal, Image, and Video Technology, (3),11. [10] Procedure Basedon VHDL Language Transformations[J] . Kluwer Academic Publishers, (4),6775. [11] 曾繁泰 ,陳美金 .VHDL 程序設(shè)計(jì) [M].清華大學(xué)出版社 .2021,157161 [12] 張奇惠 , 武超 等 . 基于 VerilogHDL 的分頻器的優(yōu)化設(shè)計(jì) [J].河南大學(xué)學(xué)報(bào) ,2021(04),13. [13] 孔昕 等 . 基于 Verilog 的有限狀態(tài)機(jī)設(shè)計(jì)與優(yōu)化 [J]. 微電子學(xué)與計(jì)算機(jī) ,2021(02),27. 17 致謝 從論文準(zhǔn)備工作開(kāi)始到今天論文設(shè)計(jì)圓滿(mǎn)結(jié)束，幾個(gè)月的時(shí)間不算長(zhǎng)也不算短，但是 我在 這幾個(gè)月 的時(shí)間里 通過(guò)對(duì)論文的設(shè)計(jì)， 不僅僅是 讓我掌握了 EDA 的相關(guān)技術(shù)，我想收獲最大的 是 那份 可貴的 師生情。 16 參考文獻(xiàn) [1] 張?jiān)?.可編程邏輯器件設(shè)計(jì)及應(yīng)用 [M]. 北京 :機(jī)械工業(yè)出版社 ,2021,1030. [2] 王振紅 .VHDL 數(shù)字電路設(shè)計(jì)與應(yīng)用實(shí)踐教程 [M]. 北京 : 科學(xué)出版社 , 2021, 4560. [3] Dominik Leiner , Andreas Fahr , Hannah Fr252。 這 也 為 EDA 相關(guān)技術(shù)的發(fā)展 帶來(lái)機(jī)遇 ,作為硬件描述語(yǔ)言的 VHDL 也必將成為 EDA 技術(shù)發(fā)展的 重要方面 。 EDA 技術(shù)在電子系統(tǒng)設(shè)計(jì)中打破了傳統(tǒng)設(shè)計(jì)方式的設(shè)計(jì)理念，其優(yōu)越性已在本文交通燈控制系統(tǒng)的設(shè)計(jì)中得以體現(xiàn)。 在本次 EDA 學(xué)習(xí)過(guò)程中，我 從自身學(xué)習(xí) EDA 這一角度出發(fā) ， 將 EDA 技術(shù)的學(xué)習(xí) 內(nèi)容 模塊 分為以下 三個(gè) 部分：一是對(duì) EDA 技術(shù)在 宏觀上 進(jìn)行 把握，了解 EDA技術(shù) 綜述；二是對(duì)硬件 VHDL 硬件 描述 語(yǔ)言 和 EDA 軟件操作平臺(tái)的學(xué)習(xí)，了解并學(xué)會(huì)使用 EDA 技術(shù)的設(shè)計(jì)工具；三是對(duì)可編程邏輯器件的學(xué)習(xí)， 掌握 EDA 技術(shù)中的硬件 知識(shí)。 圖 410 交通燈控制器 頂層文件 仿真波形圖 由 圖 410 可知， 交通燈控制器的 波形分析圖的結(jié)果與理論分析結(jié)果一致。 建立新的 scf文件，建立完成后， 對(duì)此文件進(jìn)行保存 ， 并將此波形文件保存為 ：“”, 完成波形輸入 后即可開(kāi)始模擬 。 14 圖 49 交通燈控制器編譯圖 通過(guò)編譯圖 49 可以看出，狀態(tài)機(jī)的程序是正確的。 u2:moore port map(a1,a2,en0,en1,data)。 signal a2:std_logic。 end ponent。 en0,en1:out std_logic。 end ponent。 交通燈控制器 頂層文件 的 主要 VHDL 程序 描述 如下： …… architecture one of jiaotongdeng is ponent fenpin port(clk:in std_logic。 建立新的 Text Editor file，在程序輸入框內(nèi)輸入分頻器模塊的 VHDL 程序。 13 圖 48 交通燈 控制器 原理圖 （ 1） VHDL 程序輸入 打開(kāi)軟件 MAX+plusⅡ 并新建工程。 交通燈控制器 頂層 文件 設(shè)計(jì) 與仿真 在本設(shè)計(jì)中，頂層文件包括分頻器和狀態(tài)機(jī)這兩大模塊，對(duì)頂層文件的設(shè)計(jì)同樣使用 VHDL 來(lái)描述。 狀態(tài)機(jī)仿真波形圖 如 47 所示 。 （ 3）時(shí)序仿真 在編譯過(guò)程結(jié)束之后點(diǎn)擊 Max+plusⅡ 軟件主菜單中仿真選線(xiàn)進(jìn) 行仿真。 …… （ 2）項(xiàng)目編譯 在 MAX+plusⅡ菜單中選擇 “Compiler”后，再 選擇 “Start” ，即可 開(kāi)始 對(duì)項(xiàng)目進(jìn)行編譯， 點(diǎn)擊 Max+plusⅡ 軟件編譯選項(xiàng)得出結(jié)果如圖 46 所示 。 end case。 when s4= data=101011。 when s2= data=011101。 end process。 end case。 end if。139。 end if。 then state=s5。 when s4=if din=39。 else state=s2。039。 end if。 then state=s3。 when s2=if din=39。then state=s2。 then case state is when s1=if din =39。event and clk=39。然后保存在 C 盤(pán)設(shè)計(jì)總文件夾 “mydesign”下項(xiàng)目文件夾 “jiaotongdeng”里，程序名為“”。 在 “Directories”區(qū)選擇項(xiàng)目文件夾“jiaotongdeng”，在 “Project Name”區(qū)輸入 該模塊的 項(xiàng)目名 “moore”。 分頻器原理圖如 45 所示。 狀態(tài)機(jī)設(shè)計(jì)與仿真 在系統(tǒng)設(shè)計(jì)中，不論與基于 VHDL 的其他設(shè)計(jì)方案相比，還是與可完成相似功能的 CPU 相比，在許多方面，狀態(tài)機(jī)都有著巨大的優(yōu)勢(shì) [13]。 分頻器波形圖如 44 所示。 （ 3）時(shí)序仿真 在編譯過(guò)程結(jié)束之后點(diǎn)擊 Max+plusⅡ 軟件主菜單中仿真選線(xiàn)進(jìn)行仿真。 …… （ 2）項(xiàng)目編譯 在 MAX+plusⅡ菜單中選擇 “Compiler”后，再 選擇 “Start” ，即可 開(kāi)始 對(duì)項(xiàng)目進(jìn)行編譯， 點(diǎn)擊 Max+plusⅡ 軟件編譯選項(xiàng)得出結(jié)果如圖 43 所示 。 q2=temp4。 end process。 end if。 temp3=”000”。 end process。 end if。 temp1=”000”。然后保存在 C 盤(pán)設(shè)計(jì)總文件夾 “mydesign”下項(xiàng)目文件夾 “jiaotongdeng”里，程序名為“”。 在 “Directories”區(qū)選擇項(xiàng)目文件夾“jiaotongdeng”，在 “Project Name”區(qū)輸入 該模塊的 項(xiàng)目名 “fenpin”。 圖 41 分頻器原理圖 方向 A 方向 B 方向 燈 紅燈 黃燈 綠燈 紅燈 黃燈 綠燈 真值表 1 0 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 0 0 1 0 1 0 0 0 1 0 8 分頻器程序流程圖如圖 42 所示。 分頻器 設(shè)計(jì)與仿真 在本設(shè)計(jì)中，分頻器的作 用是一 個(gè)將時(shí)鐘信號(hào)通過(guò)計(jì)數(shù)器再根據(jù)時(shí)間片段轉(zhuǎn)化為若干個(gè)輸出信號(hào)的裝置， 具有分頻功能的電路稱(chēng)為分頻器 [12]。 狀態(tài)機(jī)：對(duì)信號(hào)處理后 進(jìn)行狀態(tài)輸出，控制交通燈電平。 7 表 31 交通燈真值表 交通燈控制器組成結(jié)構(gòu) 本設(shè)計(jì)中 交通燈控制 器 主 要 由 兩部分 結(jié)構(gòu)組成：一個(gè)是 分頻器， 另一個(gè)是狀態(tài)機(jī)。 在本設(shè)計(jì)中，假設(shè) A、 B 兩個(gè)方向額交通燈都是以 10s 為 一個(gè)時(shí)間周期來(lái)進(jìn)行運(yùn)作，同時(shí)設(shè)計(jì)兩路口每盞交通燈亮燈的時(shí) 間相等， 在 實(shí)際控制中 A、 B 兩方向的交通燈控制互相影響。 交通燈控制器的使用目的是為了 保障十字路口交通的秩序，利用智能化的管理來(lái)追求十字路口車(chē)輛的最大通行能力。 交通燈的工作 原理是 根據(jù)時(shí)間片將輸入信號(hào)轉(zhuǎn)化為輸出信號(hào)。 設(shè)計(jì)者在實(shí)際 開(kāi)發(fā)過(guò)程中， 往往 需要重復(fù)上述步驟，直到通過(guò)所有的測(cè)試 為止 [11]。 （ 5） 對(duì) 芯片管腳位置 進(jìn)行 安排。 （ 3） 對(duì) VHDL 程序 進(jìn)行 仿真驗(yàn)證。 VHDL 設(shè)計(jì)流程 在本設(shè)計(jì)中使用的 EDA 工具軟件是 MAX+PlusⅡ， 在 MAX+PlusⅡ 軟件 中 進(jìn)行VHDL 設(shè)計(jì)的 基本 過(guò)程是 ： （ 1） 對(duì) VHDL 程序 進(jìn)行編寫(xiě) 。 （ 4） VHDL 語(yǔ)言 嚴(yán)謹(jǐn) ,它