【文章內(nèi)容簡介】 s=state=s1。 end case。 end if。 end process。 process(state) begin case state is when s1= data=011110。 when s2= data=011101。 when s3= data=101101。 when s4= data=101011。 when s5= data=110011。 end case。 end process。 …… （ 2）項(xiàng)目編譯 在 MAX+plusⅡ菜單中選擇 “Compiler”后，再 選擇 “Start” ，即可 開始 對(duì)項(xiàng)目進(jìn)行編譯， 點(diǎn)擊 Max+plusⅡ 軟件編譯選項(xiàng)得出結(jié)果如圖 46 所示 。 12 46 狀態(tài)機(jī)編譯圖 通過編譯圖可以看出，狀態(tài)機(jī) 的程序是正確的 。 （ 3）時(shí)序仿真 在編譯過程結(jié)束之后點(diǎn)擊 Max+plusⅡ 軟件主菜單中仿真選線進(jìn) 行仿真。 建立新的 scf文件，建立完成后，對(duì)此文件進(jìn)行保存 ， 并將此波形文件保存為 ：“”, 完成波形輸入 后即可開始模擬 。 狀態(tài)機(jī)仿真波形圖 如 47 所示 。 圖 47 狀態(tài)機(jī)仿真 波形圖 由 交通燈狀態(tài)機(jī) 仿真波形 圖 47 可知，波形分析圖的結(jié)果 與理論分析結(jié)果一致。 交通燈控制器 頂層 文件 設(shè)計(jì) 與仿真 在本設(shè)計(jì)中，頂層文件包括分頻器和狀態(tài)機(jī)這兩大模塊，對(duì)頂層文件的設(shè)計(jì)同樣使用 VHDL 來描述。 由分頻器模塊的設(shè)計(jì)和狀態(tài)機(jī)模塊的設(shè)計(jì)可知，頂層文件的的原理圖如 48所示。 13 圖 48 交通燈 控制器 原理圖 （ 1） VHDL 程序輸入 打開軟件 MAX+plusⅡ 并新建工程。 在 “Directories”區(qū)選擇項(xiàng)目文件夾“jiaotongdeng”，在 “Project Name”區(qū)輸入 該模塊的 項(xiàng)目名 “jiaotongdeng”。 建立新的 Text Editor file，在程序輸入框內(nèi)輸入分頻器模塊的 VHDL 程序。然后保存在 C 盤設(shè)計(jì)總文件夾 “mydesign”下項(xiàng)目文件夾 “jiaotongdeng”里，程序名為“”。 交通燈控制器 頂層文件 的 主要 VHDL 程序 描述 如下： …… architecture one of jiaotongdeng is ponent fenpin port(clk:in std_logic。 q1,q2:out std_logic)。 end ponent。 ponent moore port(clk,din:in std_logic。 en0,en1:out std_logic。 data:out std_logic_vector(5 downto 0))。 end ponent。 signal a1:std_logic。 signal a2:std_logic。 begin u1:fenpin port map(clk,a1,a2)。 u2:moore port map(a1,a2,en0,en1,data)。 …… （ 2）項(xiàng)目編譯 在 MAX+plusⅡ 菜單中選擇 “Compiler”后 ， 再 選擇 “Start” ，即可 開始 對(duì)項(xiàng)目進(jìn)行編譯， 點(diǎn)擊 Max+plusⅡ 軟件編譯選項(xiàng)得出結(jié)果如圖 49 所示 。 14 圖 49 交通燈控制器編譯圖 通過編譯圖 49 可以看出，狀態(tài)機(jī)的程序是正確的。 （ 3）時(shí)序仿真 在編譯過程結(jié)束之后點(diǎn)擊 Max+plusⅡ 軟件主菜單中仿真選線進(jìn)行仿真。 建立新的 scf文件，建立完成后， 對(duì)此文件進(jìn)行保存 ， 并將此波形文件保存為 ：“”, 完成波形輸入 后即可開始模擬 。 交通燈控制器 頂層 文件 的仿真波形 如圖 410 所示。 圖 410 交通燈控制器 頂層文件 仿真波形圖 由 圖 410 可知， 交通燈控制器的 波形分析圖的結(jié)果與理論分析結(jié)果一致。 15 5 結(jié)束語 通過 對(duì) 本次 論文 設(shè)計(jì) 的學(xué)習(xí) ，讓我開始慢慢接觸 到 EDA 技術(shù) 領(lǐng)域 ，學(xué)習(xí)并掌握了 使用 EDA 技術(shù) 進(jìn)行設(shè)計(jì)的一般方法 和 將其運(yùn)用到 交通燈控制系統(tǒng) 設(shè)計(jì)里 的具體設(shè)計(jì)方案 。 在本次 EDA 學(xué)習(xí)過程中，我 從自身學(xué)習(xí) EDA 這一角度出發(fā) ， 將 EDA 技術(shù)的學(xué)習(xí) 內(nèi)容 模塊 分為以下 三個(gè) 部分：一是對(duì) EDA 技術(shù)在 宏觀上 進(jìn)行 把握，了解 EDA技術(shù) 綜述；二是對(duì)硬件 VHDL 硬件 描述 語言 和 EDA 軟件操作平臺(tái)的學(xué)習(xí)，了解并學(xué)會(huì)使用 EDA 技術(shù)的設(shè)計(jì)工具；三是對(duì)可編程邏輯器件的學(xué)習(xí)， 掌握 EDA 技術(shù)中的硬件 知識(shí)。通過上述三個(gè)部分的學(xué)習(xí)，我基本上掌握了 EDA 技術(shù)設(shè)計(jì)基礎(chǔ)。 EDA 技術(shù)在電子系統(tǒng)設(shè)計(jì)中打破了傳統(tǒng)設(shè)計(jì)方式的設(shè)計(jì)理念，其優(yōu)越性已在本文交通燈控制系統(tǒng)的設(shè)計(jì)中得以體現(xiàn)。我想隨著科學(xué)技術(shù)的不斷發(fā)展， 電子 電路 系統(tǒng)的設(shè)計(jì)也越來越數(shù)字化、簡約化。 這 也 為 EDA 相關(guān)技術(shù)的發(fā)展 帶來機(jī)遇 ,作為硬件描述語言的 VHDL 也必將成為 EDA 技術(shù)發(fā)展的 重要方面 。 我們相信 在今后的電子產(chǎn)品的研發(fā)生產(chǎn)中， EDA 技術(shù)必將 會(huì)承擔(dān)起越來越多的期望和使命，我們也相信 EDA 技術(shù)將會(huì)擁有一個(gè)廣闊的前景。 16 參考文獻(xiàn) [1] 張?jiān)?.可編程邏輯器件設(shè)計(jì)及應(yīng)用 [M]. 北京 :機(jī)械工業(yè)出版社 ,2021,1030. [2] 王振紅 .VHDL 數(shù)字電路設(shè)計(jì)與應(yīng)用實(shí)踐教程 [M]. 北京 : 科學(xué)出版社 , 2021, 4560. [3] Dominik Leiner , Andreas Fahr , Hannah Fr252。h. EDA Positive Change[J] .Communication Methods and Measures, (4), 237250. [4] 曾繁 泰 ,陳美金 .VHDL 程序設(shè)計(jì)注意事項(xiàng) [J]. 北京 :清華大學(xué)學(xué)報(bào) ,2021(20),1580. [5] 劉昌華 ,張希 等 . 數(shù)字邏輯 EDA 設(shè)計(jì)與實(shí)踐 [M]北京 : 國防工業(yè)出版社 ,2021， 4344。 [6] 潘松 ,黃繼業(yè) .EDA 技術(shù)實(shí)用教程 [M].北京 :科學(xué)出版社 ,2021,1011. [7] 黃正謹(jǐn) .CPLD 系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用 [J]. 北京 :北京科技大學(xué)學(xué)報(bào) ,2021(16),1323. [8] 張水利 ,魯冠華 ,劉星 ,常用 EDA 軟件簡介 [J]. 山東水利職業(yè)學(xué)院院刊 ,2021(01),2829. [9] Paul Salama , Maher E. Rizkalla , Michael Eckbauer. VHDL Implementation of the Fast Wavelet Transform[J]. The Journal of VLSI Signal Processing Systems for Signal, Image, and Video Technology, (3),11. [10] Procedure Basedon VHDL Language Transformations[J] . Kluwer Academic Publishers, (4),6775. [11] 曾繁泰 ,陳美金 .VHDL 程序設(shè)計(jì) [M].清華大學(xué)出版社 .2021,157161 [12] 張奇惠 , 武超 等 . 基于 VerilogHDL 的分頻器的優(yōu)化設(shè)計(jì) [J].河南大學(xué)學(xué)報(bào) ,2021(04),13. [13] 孔昕 等 . 基于 Verilog 的有限狀態(tài)機(jī)設(shè)計(jì)與優(yōu)化 [J]. 微電子學(xué)與計(jì)算機(jī) ,2021(02),27. 17 致謝 從論文準(zhǔn)備工作開始到今天論文設(shè)計(jì)圓滿結(jié)束，幾個(gè)月的時(shí)間不算長也不算短，但是 我在 這幾個(gè)月 的時(shí)間里 通過對(duì)論文的設(shè)計(jì)， 不僅僅是 讓我掌握了 EDA 的相關(guān)技術(shù)，我想收獲最大的 是 那份 可貴的 師生情。 在論文設(shè)計(jì)過程中， 指導(dǎo)老師對(duì)論文的指導(dǎo) 盡心盡力 ， 在 趙老師的耐心指導(dǎo) 下 ， 論文的完成才得以這么順利。 特別是在對(duì)交通燈控制器各個(gè)模塊的編譯仿真方面，幫我分析了方向，并且詳細(xì)解答了我 在 時(shí)序仿真中存在的疑惑，讓我更快的理解了系統(tǒng)設(shè)計(jì)的關(guān)鍵部分，對(duì)系統(tǒng)設(shè)計(jì)的效率提高有很大的幫助。在這里，我由衷的感謝趙老師在本次論文設(shè)計(jì)中對(duì)我的幫助。 四年的大學(xué)生活 ，彈指一揮間， 大學(xué)四年是我們成長的四年 ，也是 我們 追夢的四年， 現(xiàn)在 我們即將畢業(yè) 。對(duì)大學(xué)的生活和朝夕相伴的同學(xué)都有太多的不舍，太多的依戀，在這火紅的畢業(yè)季，祝愿我們青春不止，奮斗不息。 18 附錄： 交通 燈 控制器各模塊 VHDL程序 描述 和頂層文件 VHDL程序 描述 （ 1） 分頻器 VHDL 程序描述 library ieee。 use 。 use 。 entity fenpin is port(clk:in std_logic。 q1,q2:out std_logic)。 end fenpin。 architecture beha of fenpin is signal temp1,temp3:std_logic_vector(2 downto 0)。 signal temp2,temp4:std_logic。 begin process(clk) begin if(clk’event and clk=’0’)then if temp1=”100”then temp2=not temp2。 temp1=”000”。 else temp1=temp1+1。 end if。 end if。 end process。 process(temp2) begin if temp2’event and temp2=’0’ then if temp3=”011”then temp4=not temp4。 temp3=”000”。 else temp3=temp3+1。 end if。 19 end if。 end process。 q1=temp2。 q2=temp4。 end beha。 （ 2） 狀態(tài)機(jī) VHDL 程序 描述 library ieee。 use 。 use 。 entity moore is port(clk,din:in std_logic。 clk 狀態(tài)轉(zhuǎn)移時(shí)鐘， din狀態(tài)轉(zhuǎn)移方向控制信號(hào) en0,en1:out std_logic。 data:out std_logic_vector(5 downto 0))。 end moore。 architecture one of moore is type state_type is (s1,s2,s3,s4,s5)。 signal state:state_type。 begin process(clk) 狀態(tài)轉(zhuǎn)移進(jìn)程 begin if clk39。event and clk=39。039。 then case state is when s1=if din =39。039。then state=s2。 end if。 when s2=if din=39。039。 then state=s3。 else state=s1。 end if。 when s3=if din=39。039。 then state=s4。 else state=s2。 20 end if。 when s4=if din=39。039。 then state=s5。 else state=s3。 end if。 when s5=if din=39。139。 then state =s4。 end if。 when others=state=s1。 end case。 end if。 end process。 process(state) 狀態(tài)輸出進(jìn)程，控制交通燈電