【正文】 f。 when others=led(24 downto 0)=0000000000000000000000000。 ena_1hz:in std_logic。139。 then if (recount=39。 when 2=led(24 downto 0)=1110000000000000000000000。 when 10=led(24 downto 0)=1111111111100000000000000。 when 18=led(24 downto 0)=1111111111111111111000000。 end case。 library ieee。 a_m:in std_logic。 end。or reset=39。) then if (ena_scan=39。 else rebn_ff:=rebn_ff。139。) then case state is when rewgsn= if (a_m=39。 state=rewysn。 and ena_scan=39。139。139。039。039。 end if。) then recount=39。 elsif (a_m=39。139。139。039。039。 end if。 end if。 library ieee。 ponent hld2 port(reset:in std_logic。 clk:in std_logic。 clk:in std_logic。 sign_state:out std_logic_vector(2 downto 0)。 use 。 系統(tǒng)的 VHDL 程序如下： library ieee。 next_state:in std_logic。 end ponent。 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 28 end ponent。 flash_1hz:out std_logic)。 green=light(1 downto 0)。 end case。 state=rewgsn。139。 sign_state=001。139。) then state=gewrsn。 state=gewrsn。) then if (next_state=39。 state=gewrsn。139。 sign_state=101。139。 state=rewgsn。 elsif (a_m=39。) then recount=39。event and clk=39。 end process。 st_transfer=39。event and clk=39。 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 24 begin if (st_butt=39。 green:out std_logic_vector(1 downto 0)。 ena_1hz:in std_logic。039。 when 24=led(24 downto 0)=1111111111111111111111111。 when 16=led(24 downto 0)=1111111111111111100000000。 when 8=led(24 downto 0)=1111111110000000000000000。 case conv_integer(t_ff) is when 0=led(24 downto 0)=1000000000000000000000000。) then if ena_1hz=39。 architecture bhv of hld3 is signal t_ff:std_logic_vector(7 downto 0)。 entity hld3 is port(reset:in std_logic。 ?? when 23=led(24 downto 0)=1111111111111111111111110。) then t_ff=load1。 led=0000000000000000000000000。南北方向紅燈設(shè)定為 15s。 end。 when 011=load=conv_std_logic_vector(redew_time,8)。139。 constant redsn_time:integer:=15。 ena_scan:in std_logic。 sign_state=“ 101”時，東西方向綠燈亮 25s。 sign_state=“ 001”時，南北方向黃燈亮 5s。139。 ena_1hz=ena_one and ena_two and ena_s。 else clk_2hz_ff=clk_2hz_ff+1。event and clk=39。 process(reset,clk,ena_s) begin if reset=39。139。 then clk_scan_ff=00。 constant two_hz_val:positive:=125。 clk:in std_logic。 數(shù)字化時代的到來給人們的生活水平帶來了極大的改變，我們有理由相信，隨著數(shù)字化的深入，交通燈控制器的功能將日趨完善。（程序見附錄） 圖 311 是交通燈控制系統(tǒng)通過 Quartus II 軟件仿真得到的波形圖。 圖 39 是紅綠燈信號控制電路通過 Quartus II 軟件仿真得到的仿真波形圖。在程序編寫過程中運(yùn)用到了conv_integer()語句，它可以將 t_ff 所賦的值轉(zhuǎn)換成整數(shù)?？紤]到有些路口的交通擁堵現(xiàn)象較為嚴(yán)重，車輛會在道路上排成很長的一隊(duì)，這樣排在較遠(yuǎn)距離的司機(jī)就很難看清楚倒計(jì)時顯示器上變化的數(shù)字，有可能會影響到車輛之間的正常行駛。 圖 34 計(jì)數(shù)秒數(shù)選擇電路模塊圖 系統(tǒng)輸入信號： clk：由外部信號發(fā)生器提供 1kHz的時鐘信號； reset：系統(tǒng)內(nèi)部自復(fù)位信號； ena_scan： 接收由時鐘發(fā)生電路提供的 250Hz的時鐘脈沖信號； recount：接收由交通燈信號控制電路產(chǎn)生的重新計(jì)數(shù)的使能控制信號； sign_state：接收由交通燈信號控制電路產(chǎn)生的狀態(tài)信號。例如程序中用到的： constant scan_bit:positive:=2。程序如下（見附錄） 圖 32 是時鐘脈沖發(fā)生電路的元件模塊圖。軟件方面包括：（ 1）電路合成模 塊的概念：將交通燈信號系統(tǒng)劃分成若干個小電路，編寫每一個模塊的 VHDL 程序代碼，并將各個小電路相連接。而且由于這些結(jié)構(gòu)通常都由大量的觸發(fā)器組成，不僅使電路更復(fù)雜，工作速度降低，而且由于時序配合的原因可能導(dǎo)致不好的結(jié) 果。 （ 6） 用 VHDL 語言編寫的源程序便于文檔管理，用源代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，既靈活方便，又便于設(shè)計(jì)結(jié)果的交流、保存和重用 [13]。 （ 5） VHDL 是一個標(biāo)準(zhǔn)語言，它的設(shè)計(jì)描述可以被不同的 EDA 工具所支持，可移植性強(qiáng)，易于共享和復(fù)用 [11]。 硬件描述語言的主要優(yōu)點(diǎn)： VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為 3 種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各 種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計(jì)過程都可以用 VHDL 來完成。 VHDL 翻譯成中文就是 超高速集成電路 硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。系統(tǒng)可現(xiàn)場編程，在線升級 。 HDL 是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它描述電子系統(tǒng)的邏輯功能 、電路結(jié)構(gòu)和連接方式。其中，大規(guī)模可編程邏輯器件是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語言是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開發(fā)工具是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動設(shè)計(jì)工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用 EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工 具及硬件驗(yàn)證工具 [8]。盡管目標(biāo)系統(tǒng)是硬件，但整個設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便和高效。在 仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能越來越強(qiáng)大，軟硬件技術(shù)也進(jìn)一步得到了融合，在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到了進(jìn)一步的肯定，使得復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡單化。如，基于時間分布的交通控制系統(tǒng)設(shè)計(jì)，2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 2 它將一天分為 N 個不同的時間區(qū)間，應(yīng)用計(jì)算機(jī)算出各個交通路口各時間段信號燈的最佳周期，在不同的時間區(qū)間賦予交通信號控制器不同的周期，以對應(yīng)交通流量隨時間的分布[2]。對交叉口實(shí)行科學(xué)的管理與控制是交通控制工程的重要研究課題，是保障交叉口的交通安全和充分發(fā)揮 交叉口的通行能力的重要措施，是解決城市交通問題的有效途徑。 關(guān)鍵詞 ： 交通信號燈 VHDL 仿真 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） II ABSTRACT Most traditional traffic light control system implemented by a singlechip puter or PLC, this article describes the design of a traffic light system is based on EDA technology ideas and using digital methods of signal control intersection traffic signal state transition, mand vehicles and pedestrians safe passage, implementation of intersection traffic management automation. Design and implementation of traffic light controller with VHDL the system for structural analysis, using topdown hierarchical design method, gives a VHDL program modules, and applications using Quartus II simulation, have e to the corresponding simulation design with VHDL language, should be fully aware of the features of VHDL language, from the design, use statement, and description of the superior aspects of optimized circuit optimization design of circuits, programmable logic chip can use smaller, thus reducing system costs. Keywords: traffic light VHDL simulation 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） III 目 錄 一 前言 ?????????????????????????? 1 研究背景 ???????????????????????? 1 研究目的 ???????????????????????? 1 二 EDA 技術(shù)與 VHDL 語言 ????????????????? 3 EDA 技術(shù)及其發(fā)展 ???????????????????? 3 EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較及優(yōu)點(diǎn) ????????? 4 VHDL 系統(tǒng)概述 ?????????????????????? 5 三 交通燈系統(tǒng)的設(shè)計(jì) ????????????? ?????? 7 紅綠燈交通信號系統(tǒng)功能描述 ?????????????? 7 系統(tǒng)的模塊設(shè)計(jì) ???????????????????? 8 時鐘脈沖發(fā)生電路 ?????????????????? 8 計(jì)數(shù)秒數(shù)選擇電路 ?????????????????? 9 倒計(jì)時控制電路 ??