word版可編輯-數(shù)字信號傳輸特性測試報告電子設(shè)計(jì)大賽精心整理-文庫吧資料
2025-04-02 23:46本頁面
【正文】 于一個n 級m 序列移位寄存器,它在每一時刻的內(nèi)部狀態(tài)可以看做有限域GF (2) 上的一個n 維向量,而反饋邏輯函數(shù)就是從每一時刻的狀態(tài)到下一時刻狀態(tài)的轉(zhuǎn)移規(guī)律。m 序列線性移位寄存器在邏輯上僅用加法器實(shí)現(xiàn),其反饋函數(shù)形式如下: 其中C i ∈GF (2) 是反饋系數(shù), xi ∈GF (2) 是每位寄存器狀態(tài)。 ：品質(zhì)因數(shù)，它的大小影響低通濾波器在截止頻率處幅頻特性的形狀。 ：截止頻率，它是二階低通濾波器通帶與阻帶的界限頻率。 其中 對于一階濾波器：通帶增益：由于確保阻帶衰減大于40dB/十倍頻程，選擇階數(shù)在二階以上，取n=3。 圖三 總體設(shè)計(jì)框圖 其中，低通濾波器截止頻率有100kHz、200kHz、500kHz三檔可選。相加所得信號在數(shù)字信號分析電路中，提取得到其同步信號。并用低通濾波器模擬傳輸信道，~。綜合以上論述，選擇方案三。應(yīng)用移位寄存器理論,從m 序列的本原多項(xiàng)式出發(fā),在FPGA 器件上實(shí)現(xiàn)同一級數(shù)的兩個不同的本原多項(xiàng)式構(gòu)成的偽隨機(jī)序列發(fā)生器,產(chǎn)生的序列可完全符合m 序列的偽隨機(jī)性。 并行輸入 圖2 反饋移位寄存器的邏輯功能圖FPGA的最終邏輯功能是通過向內(nèi)部靜態(tài)存儲器單元加載配置數(shù)據(jù)來實(shí)現(xiàn)的。在應(yīng)用中可方便地修改程序中各參數(shù)， 以滿足各種場合不同的需求。 以DSP 芯片可以產(chǎn)生具有遍歷性的任意長度偽隨機(jī)序列。但是換種思路， 如果把這個序列不直接用作輸出， 而當(dāng)作一個偏移地址， 就有可能間接地以訪問某個地址的方式輸出一串符合偽隨機(jī)序列要求的數(shù)。在序列長度M ≠2n 的時候， 生成序列中的數(shù)都M 并且會以M 的周期出現(xiàn)循環(huán)。傳統(tǒng)的方法是利用DSP的反饋位移寄存器只能產(chǎn)生2n長度偽隨機(jī)序列而且電路也會顯得繁瑣。 同樣，后級的數(shù)字信號分析電路，在理論上同樣可以用單片機(jī)實(shí)現(xiàn)。單片機(jī)根據(jù)本原多項(xiàng)式f（x），在時鐘輸入的同時，從8 級移位寄存器的第n 級和第k 級取出信號,進(jìn)行模2 相加后,反饋至第1 級,當(dāng)輸入移位時鐘脈沖后,在移位寄存器各級的輸出端Q ,得到2 n 1 位偽隨機(jī)信號。關(guān)鍵詞：FPGA,信號分析，隨機(jī)信號發(fā)生，信號眼I1系統(tǒng)方案 比較與論證方案一：基于51單片機(jī)的電路設(shè)計(jì)串行輸出 偽隨機(jī)信號發(fā)生電路與數(shù)字信號信號發(fā)生電路可以用51單片機(jī)與移位寄存器共同產(chǎn)生。并以FPGA為硬件平臺，設(shè)計(jì)數(shù)字信號分析電路。先用CPLD設(shè)計(jì)偽隨機(jī)碼脈沖信號發(fā)生器電路和數(shù)字信號發(fā)生器電
公司管理相關(guān)推薦
鄂ICP備17016276號-1