word版可編輯-數(shù)字信號(hào)傳輸特性測試報(bào)告電子設(shè)計(jì)大賽精心整理(專業(yè)版)
【正文】 測試儀器：高精度的數(shù)字毫伏表，模擬示波器，數(shù)字示波器，數(shù)字萬用表，指針式萬用表。邏輯功能圖如下： 圖 11 反饋移位系統(tǒng)的邏輯功能圖 m 序列移位寄存器結(jié)構(gòu)中前向通道采用n 級(jí)D 觸發(fā)器串級(jí)聯(lián)接,反饋通道中是某幾個(gè)D 觸發(fā)器輸出端的異或運(yùn)算,異或運(yùn)算的結(jié)果送給最左端D 觸發(fā)器,從最右端D 觸發(fā)器輸出m 序列。位同步鎖相法的基本原理是：在接收端利用相位比較器比較接收碼元和本地產(chǎn)生的位同步信號(hào)的相位，若兩者相位不一致(超前或滯后)，相位比較器則會(huì)產(chǎn)生超前或滯后的誤差信號(hào)去調(diào)整位同步信號(hào)的相位，反復(fù)調(diào)整，直至獲得準(zhǔn)確的位同步信號(hào)為止．原理圖如下圖． 圖5 數(shù)字鎖相法位同步提取的原理圖數(shù)字鎖相法提取位同步電路原理圖如上。 方案論述 兩個(gè)CPLD分別產(chǎn)生待傳輸?shù)臄?shù)字信號(hào)和偽隨機(jī)信號(hào)。 方案二：基于DSP芯片的電路設(shè)計(jì)直接利用DSP產(chǎn)生任意長度偽隨機(jī)序列的方法, 可以為系統(tǒng)設(shè)計(jì)和測試帶來便利。先用CPLD設(shè)計(jì)偽隨機(jī)碼脈沖信號(hào)發(fā)生器電路和數(shù)字信號(hào)發(fā)生器電路。但是換種思路， 如果把這個(gè)序列不直接用作輸出， 而當(dāng)作一個(gè)偏移地址， 就有可能間接地以訪問某個(gè)地址的方式輸出一串符合偽隨機(jī)序列要求的數(shù)。 圖三 總體設(shè)計(jì)框圖 其中，低通濾波器截止頻率有100kHz、200kHz、500kHz三檔可選。 圖6 即時(shí)顯示法顯示眼圖用一個(gè)示波器跨接在接收濾波器的輸出端，然后調(diào)整示波器掃描周期，并將提取得到的同步信號(hào)輸入DAC，在輸出到示波器x軸，使示波器水平掃描周期與接收碼元的周期同步，在示波器上就可以顯示眼圖。軟件框圖如下： 圖12 基于FPGA 的位同步系統(tǒng)框圖將它們生成圖形符號(hào)后，建立頂層設(shè)計(jì)文件，圖3 給出了位同步系統(tǒng)的FPGA 電路圖。分析：上圖的仿真結(jié)果直觀地反映了數(shù)字鎖相的工作過程，該電路在位同步使能控制“en”的控制下進(jìn)行同步調(diào)整，分頻器不斷地修改分頻值，使輸出的位同步脈沖相位向著信碼相位方向靠近， 時(shí)刻位同步電路初次達(dá)到同步狀態(tài)，產(chǎn)生了正確的與信碼同頻同相的位同步脈沖，完全達(dá)到了設(shè)計(jì)要求。數(shù)字信號(hào)分析電路在FPGA上完成。余下的主要電路為：低通濾波電路，加法器電路，信號(hào)顯示電路。m 序列線性移位寄存器在邏輯上僅用加法器實(shí)現(xiàn),其反饋函數(shù)形式如下: 其中C i ∈GF (2) 是反饋系數(shù), xi ∈GF (2) 是每位寄存器狀態(tài)。 并行輸入
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