word版可編輯-數(shù)字信號傳輸特性測試報告電子設計大賽精心整理-展示頁
2025-04-05 23:46本頁面
【正文】 路。簡易數(shù)字信號傳輸性能分析儀論文摘要：本系統(tǒng)是基于FPGA和CPLD為平臺設計而成的簡易數(shù)字信號傳輸性能分析儀。系統(tǒng)主要含數(shù)字信號發(fā)生電路，模擬傳輸信道電路和數(shù)字信號分析電路三大部分。用三階巴特沃斯濾波器模擬傳輸信道，器帶外衰減大于40dB/十倍頻程，且通帶增益可調(diào)，能較好地模擬傳輸信道。該部分電路能從帶噪聲信號中提取同步信號并輸出，同時可用提取的同步信號進行同步，正確顯示原數(shù)字信號的信號眼圖。原理框圖如下： 單片機 I/O口并行輸入 圖1 基于單片機的隨機信號發(fā)生電路 74164是一款8位移位寄存器,串行輸入并行輸出。該方法相對占用資源，且當需要產(chǎn)生高頻隨機信號時，由于51單片機本身的硬件資源不足，會導致它速度跟不上，從而使輸出信號出現(xiàn)錯誤。但由于信號頻率較高，單片機依舊會在速度上出現(xiàn)缺陷。 方案二：基于DSP芯片的電路設計直接利用DSP產(chǎn)生任意長度偽隨機序列的方法, 可以為系統(tǒng)設計和測試帶來便利。結合DSP芯片的運算結構，設計出一種利用尋址遞減長度序列，可以設計產(chǎn)生具有遍歷性的任意長度偽隨機序列的方法，從而解決傳統(tǒng)方法中出現(xiàn)的問題。如果就用這個序列作為輸出肯定是不符合要求的， 因為在0～M 1之間有很多數(shù)都沒有在結果中出現(xiàn)， 換種說法就是輸出的序列沒有對0～M 1這M 個數(shù)進行遍歷。這就是生成任意長度偽隨序列方法的核心。而且它不僅具有可編程性，而且其實時運行速度可達每秒數(shù)以千萬條復雜指令程序，具有強大數(shù)據(jù)處理能力和高運行速度。方案三：基于FPGA與CPLD的電路設計 應用移位寄存器理論從序列的本原多項式出發(fā),獲得產(chǎn)生該序列的移位寄存器反饋邏輯式,結合FPGA 芯片結構特點,在序列算法實現(xiàn)中采用元件例化語句,算法運用VHDL 語言編程,可在FPGA或CPLD硬件平臺上得到偽隨機信號。不同的配置文件決定了邏輯單元的不同邏輯功能以及模塊間或與I/ O 間的不同連接, FPGA 的這種結構允許多次編程。該方法充分發(fā)揮了線性反饋移位寄存器結構簡單、速度快的特點,與傳統(tǒng)的由TTL 或CMOS 定制門電路構成的偽隨機序列發(fā)生器相比,具有體積小、功耗小、無干擾噪聲、可靠性高等優(yōu)點。 方案論述 兩個CPLD分別產(chǎn)生待傳輸?shù)臄?shù)字信號和偽隨機信號。偽隨機信號經(jīng)過比例放大器后再經(jīng)低通濾波，再和數(shù)字信號一起送入相加器。將同步信號與原傳輸后信號分別送入示波器的x軸與y軸，在示波器上可得到數(shù)字信號的信號眼圖。 2
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