20xx電子設計競賽培訓(第二部分)-文庫吧資料
2025-03-28 07:15本頁面
【正文】 北京中教儀裝備技術有限公司 基于 IP核的 ISE設計流程 設計內容 該設計案例完成一個基于 IP核乘法器的設計，設計 內容包括： 1）工程的建立； 2） IP核的配置和生成 3）頂層文件的建立和例化代碼的添加； 4）設計綜合和查看綜合結果； 5）設計仿真； 北京中教儀裝備技術有限公司 基于 IP核的 ISE設計流程 創(chuàng)建工程 ? 打開 ISE軟件，主界面下選擇 FileNew Project… 1 北京中教儀裝備技術有限公司 基于 IP核的 ISE設計流程 創(chuàng)建工程 ? 按下面的參數(shù)配置，點擊 “Next”按鈕 2 北京中教儀裝備技術有限公司 基于 IP核的 ISE設計流程 創(chuàng)建工程 ? 點擊 ”Next”按鈕。 北京中教儀裝備技術有限公司 基于 IP核的 ISE設計流程 IP核概念介紹 最長見到的情況就是 IP核的廠商從 RTL級開始對 IP進 行人工的優(yōu)化。不能修改的原因有兩個： 1）首先是系統(tǒng)設計對各個模塊的時序要求很嚴格，不 允許打亂已有的物理版圖； 2）其次是保護知識產(chǎn)權的要求，不允許設計人員對其 有任何改動。目前，固核也是 IP核的主流形式之一。 將 RTL描述結合具體標準單元庫進行綜合優(yōu)化設計，形 成門級網(wǎng)表，再通過布局布線工具即可使用。 軟核是 IP核應用最廣泛的形式。 軟核只經(jīng)過功能仿真，需要經(jīng)過綜合以及布局布線才 能使用。 從完成 IP核所花費的成本來講，硬核代價最大；從使 用靈活性來講，軟核的可復用使用性最高。目前， IP核已經(jīng)變成系統(tǒng) 設計的基本單元，并作為獨立設計成果被交換、轉讓和 銷售。 到了 SOC階段， IP核設計已成為 ASIC電路設計公司 和 FPGA提供商的重要任務，也是其實力體現(xiàn)。 Route ? 鼠標雙擊 View/Edit Routed Design(FPGA Editor)選項，打開布局布線器 北京中教儀裝備技術有限公司 基于 VHDL語言的 ISE設計流程 查看布局布線后的結果 北京中教儀裝備技術有限公司 基于 VHDL語言的 ISE設計流程 查看布局布線后的結果 連線 CLB Slice,雙擊 打開內部 結構 北京中教儀裝備技術有限公司 基于 VHDL語言的 ISE設計流程 查看布局布線后的結果 觸發(fā)器 LUT 綠色表示連線 北京中教儀裝備技術有限公司 選中頂層文件 雙擊進行實現(xiàn)操作 雙擊產(chǎn)生 .bit文件 基于 VHDL語言的 ISE設計流程 工程實現(xiàn)及產(chǎn)生位流文件 北京中教儀裝備技術有限公司 默認選擇邊界掃描方式 基于 VHDL語言的 ISE設計流程 下載 bit文件 北京中教儀裝備技術有限公司 點擊 Finish出現(xiàn)以下窗口 彈出的窗口是為 Prom配置文件，這里不配置選擇 Cancel 基于 VHDL語言的 ISE設計流程 下載 bit文件 北京中教儀裝備技術有限公司 彈出的窗口是為芯片配置 bit文件，選擇 ，點擊Open 基于 VHDL語言的 ISE設計流程 下載 bit文件 北京中教儀裝備技術有限公司 采用默認設置，點擊 ok 基于 VHDL語言的 ISE設計流程 下載 bit文件 北京中教儀裝備技術有限公司 右鍵 點擊 ok出現(xiàn)下載進度條，下載成功后彈出： 然后進行驗證調試。 3）布局布線的主要作用是調用 Xilinx布局布線器，根 據(jù)用戶約束和物理約束，對設計模塊進行實際的布局，并 根據(jù)設計連接，對布局后的模塊進行布線，產(chǎn)生 PLD配 置文件。 1）翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為 Xilinx特定器件的底層結構和硬件原語。 北京中教儀裝備技術有限公司 基于 VHDL語言的 ISE設計流程 設計實現(xiàn) 實現(xiàn)過程主要分為 3個步驟：翻譯（ Translate）邏輯 網(wǎng)表，映射（ Map）到器件單元與布局布線（ Place amp。 測試向量的生成可以使用兩種方法： 1）波形文件； 2） HDL語言描述； 北京中教儀裝備技術有限公司 Next 基于 VHDL語言的 ISE設計流程 添加波形仿真文件 北京中教儀裝備技術有限公司 選擇所要仿真的VHDL文件 Next 基于 VHDL語言的 ISE設計流程 添加波形仿真文件 北京中教儀裝備技術有限公司 給出該波形文件的相關屬性 Finish 基于 VHDL語言的 ISE設計流程 添加波形仿真文件 北京中教儀裝備技術有限公司 仿真波形的設置界面：這里顯示的主要是時鐘方面的設置。 北京中教儀裝備技術有限公司 基于 VHDL語言的 ISE設計流程 設計綜合 Xilinx綜合工具在對設計的綜合過程中，主要執(zhí)行以 下三個步驟： 1)語法檢查過程，檢查設計文件語法是否有錯誤； 2)編譯過程，翻譯和優(yōu)化 HDL代碼，將其轉換為綜合 工具可以識別的元件序列； 3)映射過程，將這些可識別的元件序列轉換為可識 別的目標技術的基本元件； 北京中教儀裝備技術有限公司 基于 VHDL語言的 ISE設計流程 設計綜合 在 ISE的主界面的處理子 窗口的 synthesis的工具可以完 成下面的任務： 1）查看綜合報告 (view Synthesis Report) 2）查看 RTL原理圖 (View RTL schematic） 3）查看技術原理圖 (View Technology Schematic) 4）檢查語法 (Check Syntax) 5）產(chǎn)生綜合后仿真模型 (Generate PostSynthesis Simulation Model)。同時，行為級綜合工具能讓設計者對 于最終設計電路的面積、
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