20xx電子設(shè)計(jì)競賽培訓(xùn)(第二部分)-文庫吧資料
2025-03-28 07:15本頁面
【正文】 北京中教儀裝備技術(shù)有限公司 基于 IP核的 ISE設(shè)計(jì)流程 設(shè)計(jì)內(nèi)容 該設(shè)計(jì)案例完成一個(gè)基于 IP核乘法器的設(shè)計(jì)，設(shè)計(jì) 內(nèi)容包括： 1）工程的建立； 2） IP核的配置和生成 3）頂層文件的建立和例化代碼的添加； 4）設(shè)計(jì)綜合和查看綜合結(jié)果； 5）設(shè)計(jì)仿真； 北京中教儀裝備技術(shù)有限公司 基于 IP核的 ISE設(shè)計(jì)流程 創(chuàng)建工程 ? 打開 ISE軟件，主界面下選擇 FileNew Project… 1 北京中教儀裝備技術(shù)有限公司 基于 IP核的 ISE設(shè)計(jì)流程 創(chuàng)建工程 ? 按下面的參數(shù)配置，點(diǎn)擊 “Next”按鈕 2 北京中教儀裝備技術(shù)有限公司 基于 IP核的 ISE設(shè)計(jì)流程 創(chuàng)建工程 ? 點(diǎn)擊 ”Next”按鈕。 北京中教儀裝備技術(shù)有限公司 基于 IP核的 ISE設(shè)計(jì)流程 IP核概念介紹 最長見到的情況就是 IP核的廠商從 RTL級(jí)開始對(duì) IP進(jìn) 行人工的優(yōu)化。不能修改的原因有兩個(gè)： 1）首先是系統(tǒng)設(shè)計(jì)對(duì)各個(gè)模塊的時(shí)序要求很嚴(yán)格，不 允許打亂已有的物理版圖； 2）其次是保護(hù)知識(shí)產(chǎn)權(quán)的要求，不允許設(shè)計(jì)人員對(duì)其 有任何改動(dòng)。目前，固核也是 IP核的主流形式之一。 將 RTL描述結(jié)合具體標(biāo)準(zhǔn)單元庫進(jìn)行綜合優(yōu)化設(shè)計(jì)，形 成門級(jí)網(wǎng)表，再通過布局布線工具即可使用。 軟核是 IP核應(yīng)用最廣泛的形式。 軟核只經(jīng)過功能仿真，需要經(jīng)過綜合以及布局布線才 能使用。 從完成 IP核所花費(fèi)的成本來講，硬核代價(jià)最大；從使 用靈活性來講，軟核的可復(fù)用使用性最高。目前， IP核已經(jīng)變成系統(tǒng) 設(shè)計(jì)的基本單元，并作為獨(dú)立設(shè)計(jì)成果被交換、轉(zhuǎn)讓和 銷售。 到了 SOC階段， IP核設(shè)計(jì)已成為 ASIC電路設(shè)計(jì)公司 和 FPGA提供商的重要任務(wù)，也是其實(shí)力體現(xiàn)。 Route ? 鼠標(biāo)雙擊 View/Edit Routed Design(FPGA Editor)選項(xiàng)，打開布局布線器 北京中教儀裝備技術(shù)有限公司 基于 VHDL語言的 ISE設(shè)計(jì)流程 查看布局布線后的結(jié)果 北京中教儀裝備技術(shù)有限公司 基于 VHDL語言的 ISE設(shè)計(jì)流程 查看布局布線后的結(jié)果 連線 CLB Slice,雙擊 打開內(nèi)部 結(jié)構(gòu) 北京中教儀裝備技術(shù)有限公司 基于 VHDL語言的 ISE設(shè)計(jì)流程 查看布局布線后的結(jié)果 觸發(fā)器 LUT 綠色表示連線 北京中教儀裝備技術(shù)有限公司 選中頂層文件 雙擊進(jìn)行實(shí)現(xiàn)操作 雙擊產(chǎn)生 .bit文件 基于 VHDL語言的 ISE設(shè)計(jì)流程 工程實(shí)現(xiàn)及產(chǎn)生位流文件 北京中教儀裝備技術(shù)有限公司 默認(rèn)選擇邊界掃描方式 基于 VHDL語言的 ISE設(shè)計(jì)流程 下載 bit文件 北京中教儀裝備技術(shù)有限公司 點(diǎn)擊 Finish出現(xiàn)以下窗口 彈出的窗口是為 Prom配置文件，這里不配置選擇 Cancel 基于 VHDL語言的 ISE設(shè)計(jì)流程 下載 bit文件 北京中教儀裝備技術(shù)有限公司 彈出的窗口是為芯片配置 bit文件，選擇 ，點(diǎn)擊Open 基于 VHDL語言的 ISE設(shè)計(jì)流程 下載 bit文件 北京中教儀裝備技術(shù)有限公司 采用默認(rèn)設(shè)置，點(diǎn)擊 ok 基于 VHDL語言的 ISE設(shè)計(jì)流程 下載 bit文件 北京中教儀裝備技術(shù)有限公司 右鍵 點(diǎn)擊 ok出現(xiàn)下載進(jìn)度條，下載成功后彈出： 然后進(jìn)行驗(yàn)證調(diào)試。 3）布局布線的主要作用是調(diào)用 Xilinx布局布線器，根 據(jù)用戶約束和物理約束，對(duì)設(shè)計(jì)模塊進(jìn)行實(shí)際的布局，并 根據(jù)設(shè)計(jì)連接，對(duì)布局后的模塊進(jìn)行布線，產(chǎn)生 PLD配 置文件。 1）翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為 Xilinx特定器件的底層結(jié)構(gòu)和硬件原語。 北京中教儀裝備技術(shù)有限公司 基于 VHDL語言的 ISE設(shè)計(jì)流程 設(shè)計(jì)實(shí)現(xiàn) 實(shí)現(xiàn)過程主要分為 3個(gè)步驟：翻譯（ Translate）邏輯 網(wǎng)表，映射（ Map）到器件單元與布局布線（ Place amp。 測(cè)試向量的生成可以使用兩種方法： 1）波形文件； 2） HDL語言描述； 北京中教儀裝備技術(shù)有限公司 Next 基于 VHDL語言的 ISE設(shè)計(jì)流程 添加波形仿真文件 北京中教儀裝備技術(shù)有限公司 選擇所要仿真的VHDL文件 Next 基于 VHDL語言的 ISE設(shè)計(jì)流程 添加波形仿真文件 北京中教儀裝備技術(shù)有限公司 給出該波形文件的相關(guān)屬性 Finish 基于 VHDL語言的 ISE設(shè)計(jì)流程 添加波形仿真文件 北京中教儀裝備技術(shù)有限公司 仿真波形的設(shè)置界面：這里顯示的主要是時(shí)鐘方面的設(shè)置。 北京中教儀裝備技術(shù)有限公司 基于 VHDL語言的 ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 Xilinx綜合工具在對(duì)設(shè)計(jì)的綜合過程中，主要執(zhí)行以 下三個(gè)步驟： 1)語法檢查過程，檢查設(shè)計(jì)文件語法是否有錯(cuò)誤； 2)編譯過程，翻譯和優(yōu)化 HDL代碼，將其轉(zhuǎn)換為綜合 工具可以識(shí)別的元件序列； 3)映射過程，將這些可識(shí)別的元件序列轉(zhuǎn)換為可識(shí) 別的目標(biāo)技術(shù)的基本元件； 北京中教儀裝備技術(shù)有限公司 基于 VHDL語言的 ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 在 ISE的主界面的處理子 窗口的 synthesis的工具可以完 成下面的任務(wù)： 1）查看綜合報(bào)告 (view Synthesis Report) 2）查看 RTL原理圖 (View RTL schematic） 3）查看技術(shù)原理圖 (View Technology Schematic) 4）檢查語法 (Check Syntax) 5）產(chǎn)生綜合后仿真模型 (Generate PostSynthesis Simulation Model)。同時(shí)，行為級(jí)綜合工具能讓設(shè)計(jì)者對(duì) 于最終設(shè)計(jì)電路的面積、
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